【技术实现步骤摘要】
静态随机存储器的读数据控制装置、控制方法及电子设备
[0001]本申请涉及计算机
，具体而言，涉及一种静态随机存储器的读数据控制装置、控制方法及电子设备。
技术介绍
[0002]静态随机存储器(Static Random Access Memory，SRAM)具有在不断电时利用互锁存的存储单元保存数据的功能，并且具有速度快、功耗低、技术成熟可靠等优点。SRAM一般包括存储单元、地址译码器、灵敏放大器、控制电路、缓冲/驱动等电路。其中，控制电路产生内部时钟信号和控制地址译码器选择存储单元阵列中的存储单元，并将该单元中存储的数据通过位选择器传输给灵敏放大器，灵敏放大器将该数据进行放大后经锁存器输出。
[0003]SRAM可以应用在中央处理器(CPU)和片上系统(SOC)中，被称为缓存(cache)，作为cache使用的SRAM读/写操作一般有两种时序控制类型：分别为跟踪(tracking)时序控制和相位(phase)时序控制。针对相位时序控制方法，从时钟信号由低电平到高电平转换时开启读/写操作，由高电平向低电平转换...
【技术保护点】
【技术特征摘要】
1.一种静态随机存储器的读数据控制装置，其特征在于，包括：灵敏放大器、锁存器和数据读出时序控制管；其中：所述灵敏放大器的输入端与静态随机存储器SRAM的存储单元的位线通过位选择传输管连接，所述灵敏放大器的输出端与所述锁存器的输入端连接；所述灵敏放大器用于将从所述SRAM的存储单元读出的数据信号进行放大，并将放大后的数据信号输入所述锁存器中；所述数据读出时序控制管分别与所述灵敏放大器的使能端和所述锁存器连接，用于控制读数据信号输出的时序；所述锁存器用于将所述放大后的数据信号进行锁存并根据所述时序输出所述读数据信号。2.根据权利要求1所述的装置，其特征在于，所述锁存器包括第一控制电路和第二控制电路，所述第一控制电路和所述第二控制电路相互交叉反馈连接；所述灵敏放大器包括第一输出端和第二输出端；所述数据读出时序控制管包括第一控制管和第二控制管；所述第一控制电路分别与所述第一输出端和所述第一控制管连接，所述第二控制电路分别与第二输出端和所述第二控制管连接。3.根据权利要求2所述的装置，其特征在于，所述第一控制电路包括第一PMOS管，第二PMOS管、第一NMOS管、第二NMOS管和第一逻辑门电路；所述第二控制电路包括第三PMOS管，第四PMOS管、第三NMOS管、第四NMOS管和第二逻辑门电路。4.根据权利要求3所述的装置，其特征在于，所述第一逻辑门电路和所述第二逻辑门电路均为与非门，所述第一控制管为第五PMOS管，所述第二控制管为第六PMOS管；所述第一PMOS管的栅极与所述灵敏放大器的第一输出端和所述第二NMOS管的栅极连接，所述第一PMOS管的漏极与所述数据读出时序控制管连接；所述第二PMOS管的栅极与所述第一NMOS管的栅极、所述第四PMOS管的漏极、第三NMOS管的漏极以及所述第二逻辑门电路连接；所述第二PMOS管的漏极与所述第一NMOS管的漏极连接；所述第一NMOS管的源极与所述第二NMOS管的漏极连接；所述第一逻辑门电路的输出端与所述第一控制管连接；所述第三PMOS管的栅极与所述灵敏放大器的第二输出端、所述第四NMOS管的栅极连接，所述第三PMOS管的漏极与所述第二控制管连接；所述第四PMOS管的栅极与所述第一逻辑门电路的输入端和第三NMOS管的栅极连接，所述第四PMOS管的漏极与所述第二逻辑门电路的输入端和第三NMOS管的漏极连接；所述第三NMOS管的源极与所述第四NMOS管的漏极连接；所述第二逻辑门电路的输出端与所述第二控制管连接；所述第五PMOS管的栅极与所述灵敏放大器的使能取反端连接，所述第五PMOS管的源极与所述第一PMOS管的漏极连接，所述第五PMOS管的漏极与所述第一逻辑门电路的输出端、第一NMOS管的漏极连接；所述第六PMOS管的栅极与所述灵敏放大器的使能端连接，所述第六PMOS管的源极与所述第三PMOS管的漏极连接，所述第六PMOS管的漏极与所述第二逻辑门电路...
【专利技术属性】
技术研发人员：王子羽，姚其爽，孙燃，
申请(专利权)人：海光信息技术股份有限公司，
类型：发明
国别省市：
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