电阻调整电路、基准电阻网络及电池管理系统技术方案

本公开提供一种电阻调整电路，其包括：熔断电阻，所述熔断电阻能够通过施加在熔断电阻两端的电压而熔断；第一电子开关，所述第一电子开关设置于熔断电阻连接电源或者接地的电路；上拉电阻，所述上拉电阻设置于熔断电阻和电源之间的电路；锁存器，所述锁存器连接于所述上拉电阻与熔断电阻连接的一端；以及第二电子开关，所述第二电子开关设置于所述熔断电阻与锁存器连接的电路；其中，向第一电子开关施加第一PWM波形，使得电阻调整电路间歇性地接入电源；向第二电子开关施加第二PWM波形，以在锁存器采样后，关断第二电子开关。本公开还提供一种基准电阻网络及电池管理系统。供一种基准电阻网络及电池管理系统。供一种基准电阻网络及电池管理系统。

【技术实现步骤摘要】
电阻调整电路、基准电阻网络及电池管理系统


[0001]本公开涉及一种电阻调整电路、基准电阻网络及电池管理系统，属于集成电路


技术介绍

[0002]在电池系统中，电池的过度充电、过度放电不仅会降低电池的使用寿命，严重情况还会引发爆炸和火灾的安全事故。
[0003]现有技术中的电池过压过流检测均通过比较器电路实现，即通过比较采集电压和基准电压的高低来检测是否过压过流，由此，基准电压的精度直接影响到电池过压过流的检测结果。
[0004]常见的基准电压通过图1所示的电路来获得，但是，该电路在制造过程中，电阻、三极管、运算放大器因为半导体制造工艺均会产生偏差，该偏差对于基准电压产生了实质的影响。经过测算，由于半导体工艺导致的V
REF
的误差大约为30mV，由此导致检测电池过压的不准确，电压检测偏差为30mV。
[0005]更进一步，若MOS导通电阻为5mΩ，即Rds(on)＝5mΩ，因为V
REF
误差，就会导致检测过流检测不准确，电流偏差大小为：V
REF
/Rds(on)＝30mV/5mΩ＝6A。
[0006]对于集成电路，芯片一经流片，电路的相关特性就已确定。然而受到工艺环境等非理想因素影响，一些参数并不符合设计预期，导致流片后芯片的精度及性能与预期相差甚远。为了弥补电路设计期望与芯片最终性能之间的差距，需要采用调整技术。
[0007]在解决V
REF
的偏差问题时，可以在芯片封装前，通过晶圆级测试(wafer level testing)发现V
REF
的偏差，然后，采用薄膜电阻激光调整技术(laser cut)切断金属连线，改变R1/R2的比值，基本原理如图2所示。
[0008]但是，在完成晶圆级测试后，芯片进入封装工序，封装完成后，基准电压产生电路(硅带隙基准源)会因为芯片在封装基座上的应力，以及封装顶部的塑封的应力的影响，而导致V
REF
再一次发生偏差。
[0009]为了同时解决因制造工艺引起的偏差，以及封装应力引起的误差，可以在芯片封装完成后，采用大电流熔断多晶硅电阻的调整方式(poly fuse)，切断电阻连接，改变电阻R1/R2比值，同时消除系统(工艺制造和封装应力)误差，其原理图如图3所示。
[0010]参考图3所示的电路，当熔丝电阻fuse不熔断，其电阻值远远小于上拉电阻RU。此时反相器输出高电平，NMOS M1打开。由于NMOS M1导通电阻远远小于R2和R1，因此AB之间等效电阻为R1。熔丝电阻fuse熔断后，电阻无穷大，此时反相器输出低电平，NMOS M1关断，AB之间等效电阻为R1+R2。
[0011]但是，大电流熔断多晶硅电阻/熔丝电阻来调整电阻问题在于容易导致电路漏电，系统功耗增加，这在低功耗电路设计中是不允许的。
[0012]因为多晶硅电阻/熔丝电阻彻底熔断后，可以达到1～10MΩ的极大电阻值，但是如果熔断不彻底，或者随着电路老化，或者电路温度变化，就会导致多晶硅电阻可能在200kΩ
～500kΩ，如果电源电压为5V，那么就会导致漏电流为10uA～25uA。
[0013]因此，亟需提供一种电阻调整电路，既能同时解决封装应力及制造工艺的引入的误差，又能够解决大电流熔断多晶硅电阻后的漏电问题，降低系统功耗。

技术实现思路

[0014]为了解决上述技术问题之一，本公开提供了一种电阻调整电路、基准电阻网络及电池管理系统。
[0015]根据本公开的一个方面，提供了一种电阻调整电路，其包括：
[0016]熔断电阻，所述熔断电阻能够通过施加在熔断电阻两端的电压而熔断；
[0017]第一电子开关，所述第一电子开关设置于熔断电阻连接电源或者接地的电路；
[0018]上拉电阻，所述上拉电阻设置于熔断电阻和电源之间的电路；
[0019]锁存器，所述锁存器连接于所述上拉电阻与熔断电阻连接的一端；以及
[0020]第二电子开关，所述第二电子开关设置于所述熔断电阻与锁存器连接的电路；
[0021]其中，向第一电子开关施加第一PWM波形，使得电阻调整电路间歇性地接入电源；向第二电子开关施加第二PWM波形，以在锁存器采样后，关断第二电子开关。
[0022]根据本公开的至少一个实施方式的电阻调整电路，所述熔断电阻的一端接地，另一端通过第一开关器件连接于调整垫。
[0023]根据本公开的至少一个实施方式的电阻调整电路，所述锁存器包括：
[0024]第一反相器，所述第一反相器的输入端连接第二电子开关；
[0025]第二反相器，所述第二反相器的输入端连接于所述第一反相器的输出端，所述第二反相器的输出端通过第三电子开关连接于第一反相器的输入端；以及
[0026]第三反相器，所述第三反相器的输入端连接于所述第一反相器的输出端；
[0027]其中，向所述第三电子开关施加的第三PWM波形与向所述第二电子开关施加的第二PWM波形反相。
[0028]根据本公开的至少一个实施方式的电阻调整电路，还包括：比较器，所述比较器设置于熔断电阻和第二电子开关之间的电路。
[0029]根据本公开的至少一个实施方式的电阻调整电路，所述第二PWM波形和第一PWM波形的周期相同；在一个周期的第一PWM波形的高电平时间段内，所述第二PWM波形的下降沿位于所述第一PWM波形的下降沿之前。
[0030]根据本公开的至少一个实施方式的电阻调整电路，所述第二PWM波形的上升沿在所述第一PWM波形的上升沿之后。
[0031]根据本公开的至少一个实施方式的电阻调整电路，所述第二PWM波形的周期为第一PWM波形的周期的至少两倍；对应于所述第一PWM波形的高电平时间段，所述第二PWM波形的下降沿位于所述第一PWM波形的下降沿之前。
[0032]根据本公开的至少一个实施方式的电阻调整电路，对应于所述第一PWM波形的高电平时间段，所述第二PWM波形的上升沿在所述第一PWM波形的上升沿之后。
[0033]根据本公开的一个方面，提供了一种基准电阻网络，包括：
[0034]至少两个调整电阻，所述至少两个调整电阻串联设置；
[0035]电阻调整电路，所述电阻调整电路的数量小于所述调整电阻的数量；以及
[0036]第二开关器件，所述电阻调整电路控制所述第二开关器件的通断，以当所述第二开关器件打开时，短接与所述第二开关器件并联的调整电阻；
[0037]其中，所述电阻调整电路为上述的电阻调整电路。
[0038]根据本公开的至少一个实施方式的基准电阻网络，所述第二开关器件为MOS管，所述MOS管的源极和漏极分别连接于所述调整电阻的两端，所述电阻调整电路连接于所述MOS管的栅极。
[0039]根据本公开的至少一个实施方式的基准电阻网络，所述锁存器的输出端连接于所述MOS管的栅极。
[0040]根据本公开的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电阻调整电路，其特征在于，包括：熔断电阻，所述熔断电阻能够通过施加在熔断电阻两端的电压而熔断；第一电子开关，所述第一电子开关设置于熔断电阻连接电源或者接地的电路；上拉电阻，所述上拉电阻设置于熔断电阻和电源之间的电路；锁存器，所述锁存器连接于所述上拉电阻与熔断电阻连接的一端；以及第二电子开关，所述第二电子开关设置于所述熔断电阻与锁存器连接的电路；其中，向第一电子开关施加第一PWM波形，使得电阻调整电路间歇性地接入电源；向第二电子开关施加第二PWM波形，以在锁存器采样后，关断第二电子开关。2.根据权利要求1所述的电阻调整电路，其特征在于，所述熔断电阻的一端接地，另一端通过第一开关器件连接于调整垫。3.根据权利要求1所述的电阻调整电路，其特征在于，所述锁存器包括：第一反相器，所述第一反相器的输入端连接第二电子开关；第二反相器，所述第二反相器的输入端连接于所述第一反相器的输出端，所述第二反相器的输出端通过第三电子开关连接于第一反相器的输入端；以及第三反相器，所述第三反相器的输入端连接于所述第一反相器的输出端；其中，向所述第三电子开关施加的第三PWM波形与向所述第二电子开关施加的第二PWM波形反相。4.根据权利要求3所述的电阻调整电路，其特征在于，还包括：比较器，所述比较器设置于熔断电阻和第二电子开关之间的电路。5.根据权利要求4所述的电阻调整电路，其特征在于，所述第...

【专利技术属性】
技术研发人员：周号，
申请(专利权)人：珠海迈巨微电子有限责任公司，
类型：新型
国别省市：