MRAM阵列的测试电路制造技术

本发明专利技术提供一种MRAM阵列的测试电路，包括：字线译码器、行选择器以及测试阵列，所述测试阵列的其中一列为测试列，所述测试阵列的全部行以每两行为一组合行，所述测试列上的位于每个组合行的第一行上的存储单元为测试单元，所述测试单元的MTJ底电极连接至所在组合行的第二行的字线，该字线作为测试信号线输出测试信号，其中，所述字线译码器，用于根据输入的地址信号，选中所述测试阵列的其中一组合行的第一行的字线，该字线在选中后被拉高；所述行选择器，用于根据所述字线译码器的选择结果，将选中的组合行的第二行的字线选择连接至测试信号端。本发明专利技术能够对MRAM阵列中的其中一列上的多个存储单元进行参数测试。的多个存储单元进行参数测试。的多个存储单元进行参数测试。

【技术实现步骤摘要】
MRAM阵列的测试电路


[0001]本专利技术涉及磁性存储器
，尤其涉及一种MRAM阵列的测试电路。

技术介绍

[0002]近年来，采用MTJ(Magnetic Tunnel Junction，磁性隧道结)的磁电阻效应的MRAM(Magnetic Random Access Memory，磁性随机存储器)被认为是未来的固态非易失性记忆体，相比于目前其他类型的存储器，具有读写速度快、可实现无限次擦写、易于与目前的半导体工艺相兼容等优点。
[0003]在现有的工艺流程中，MRAM通过一定的工艺手段制备出来后，需要通过测试电路对制造出来的MRAM阵列进行相关参数测试，如存储单元的翻转电压、存储单元的等效电阻等，以评判该制造工艺是否满足要求。
[0004]而MTJ作为MRAM存储单元的核心器件，MTJ的相关参数，如MTJ的翻转电压和电阻，也是一个很重要的参数。但是，目前的测试电路一般都无法测量MTJ的翻转电压和电阻，即使能测试，也只是针对MRAM阵列中的一个存储单元的MTJ参数进行测试，样本数量过少，无法进行相关的统计分析，从而导致无法对阵列的参数均一性进行分析。

技术实现思路

[0005]为解决上述问题，本专利技术提供一种MRAM阵列的测试电路，能够对MRAM阵列中的其中一列上的多个存储单元进行测试，得到多个存储单元的测试参数，也就获得了阵列的统计分布情况，便于进行统计分析，从而对阵列的参数均一性进行分析，对制造工艺的优劣进行评判。
[0006]第一方面，本专利技术提供一种MRAM阵列的测试阵列，包括：N行M列的多个存储单元，其中M、N为大于等于2的整数，所述测试阵列的每个存储单元包括MOS管和MTJ，每个存储单元的MTJ底电极连接至MOS管漏极，
[0007]所述测试阵列的每一行均设置有字线，所述测试阵列的每一列均设置有位线和源线，所述测试阵列的每一列的全部存储单元的MTJ顶电极连接至每一列各自的位线，所述测试阵列的每一列的全部存储单元的MOS管源极连接至每一列各自的源线；
[0008]所述测试阵列的其中一列为测试列，所述测试阵列的全部行以每两行为一组合行，所述测试列上的位于每个组合行的第一行上的存储单元为测试单元，所述测试单元的MTJ底电极连接至所在组合行的第二行的字线，每个组合行的第一行的全部存储单元的MOS管栅极连接至第一行的字线，每个组合行的第二行的全部存储单元的MOS管栅极和第二行的字线处于断开状态，且第二行的全部存储单元的MOS管栅极接地；
[0009]所述测试阵列的所述测试列的位线用于输入位线电压信号，所述测试列的源线用于输入源线电压信号，除所述测试列以外的其余各列的位线和源线全部接地；
[0010]所述测试阵列的每一组合行的两行中，第一行的字线用于输入字线电压信号，第二行的字线用于作为测试信号线以输出测试信号。
[0011]可选地，所述测试阵列的全部行以每相邻两行为一组合行。
[0012]可选地，如果N为偶数，所述测试阵列分为N/2个组合行，如果N为奇数，所述测试阵列分为(N-1)/2个组合行以及一单独行，所述单独行的全部存储单元的MOS管栅极连接至该行的字线。
[0013]第二方面，本专利技术提供一种MRAM阵列的测试电路，包括：字线译码器、行选择器以及上述的测试阵列，其中，
[0014]所述字线译码器输入一个地址信号，所述行选择器与测试信号端连接，所述测试信号端用于输出测试信号，所述测试阵列的所述测试列的位线连接于位线信号端，所述位线信号端用于输入位线电压信号，所述测试阵列的所述测试列的源线连接于源线信号端，所述源线信号端用于输入源线电压信号，所述测试阵列的每一组合行的第一行的字线连接于所述字线译码器的输出侧，所述测试阵列的每一组合行的第一行的字线、第二行的字线与所述行选择器连接；
[0015]所述字线译码器，用于根据输入的地址信号，选中所述测试阵列的其中一组合行的第一行的字线，该字线在选中后被拉高；
[0016]所述行选择器，用于根据所述字线译码器的选择结果，将选中的组合行的第二行的字线选择连接至所述测试信号端。
[0017]可选地，当N为偶数时，所述行选择器至少为N/2选1的行选择器；当N为奇数时，所述行选择器至少为(N-1)/2选1的行选择器。
[0018]可选地，当N为偶数时，所述字线译码器至少为位的译码器，其中表示向上取整；当N为奇数时，所述字线译码器至少为表示向上取整；当N为奇数时，所述字线译码器至少为位的译码器，其中表示向上取整。
[0019]本专利技术的存储阵列的测试电路，能够对测试阵列中的其中一列的多个存储单元进行参数测试，不仅能够测量存储单元的翻转电压、等效电阻，还能够测量MTJ的翻转电压和电阻，进而可以获得阵列的统计分布情况，便于进行统计分析，从而对阵列的参数均一性进行分析，对制造工艺的优劣进行评判。
附图说明
[0020]图1为本专利技术一实施例的MRAM阵列的测试阵列的结构示意图；
[0021]图2为本专利技术一实施例的MRAM阵列的测试电路的结构示意图。
具体实施方式
[0022]为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0023]本专利技术一实施例提供一种MRAM阵列的测试阵列，如图1所示，所述测试阵列包括：N行M列的多个存储单元，其中M、N为大于等于2的整数，所述测试阵列的每个存储单元包括MOS管和MTJ，每个存储单元的MTJ底电极连接至MOS管漏极，
[0024]所述测试阵列的每一行均设置有字线，所述测试阵列的每一列均设置有位线和源线，所述测试阵列的每一列的全部存储单元的MTJ顶电极连接至每一列各自的位线，所述测试阵列的每一列的全部存储单元的MOS管源极连接至每一列各自的源线；
[0025]所述测试阵列的第j列(1≤j≤M)为测试列，所述测试阵列的全部行以每两行为一组合行，出于设计简单的目的，本实施例中所述测试阵列的全部行以每相邻两行为一组合行，并设定N为偶数，因此整个测试阵列的全部行可分为N/2个组合行，测试阵列的行从上至下依次计数，即最上方的一行为第1行，向下依次为第2行，第3行，
……
，以此类推。每一组合行的两行中，将奇数行作为每个组合行的第一行，将偶数行作为每个组合行的第二行，将所述测试列上的位于每个组合行的第一行上的存储单元作为测试单元，则每个奇数行的位于所述测试列第j列上的存储单元为测试单元，如图1中虚线框内的存储单元即为测试单元，因为分成了N/2个组合行，因此有N/2个测试单元。每一组合行的两行中，奇数行上的测试单元的MTJ底电极连接至偶数行的字线，奇数行的全部存储单元的MOS管栅极连接至奇数行的字线，偶数行的全部存储单元的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种MRAM阵列的测试阵列，其特征在于，所述测试阵列包括：N行M列的多个存储单元，其中M、N为大于等于2的整数，所述测试阵列的每个存储单元包括MOS管和MTJ，每个存储单元的MTJ底电极连接至MOS管漏极，所述测试阵列的每一行均设置有字线，所述测试阵列的每一列均设置有位线和源线，所述测试阵列的每一列的全部存储单元的MTJ顶电极连接至每一列各自的位线，所述测试阵列的每一列的全部存储单元的MOS管源极连接至每一列各自的源线；所述测试阵列的其中一列为测试列，所述测试阵列的全部行以每两行为一组合行，所述测试列上的位于每个组合行的第一行上的存储单元为测试单元，所述测试单元的MTJ底电极连接至所在组合行的第二行的字线，每个组合行的第一行的全部存储单元的MOS管栅极连接至第一行的字线，每个组合行的第二行的全部存储单元的MOS管栅极和第二行的字线处于断开状态，且第二行的全部存储单元的MOS管栅极接地；所述测试阵列的所述测试列的位线用于输入位线电压信号，所述测试列的源线用于输入源线电压信号，除所述测试列以外的其余各列的位线和源线全部接地；所述测试阵列的每一组合行的两行中，第一行的字线用于输入字线电压信号，第二行的字线用于作为测试信号线以输出测试信号。2.根据权利要求1所述的测试阵列，其特征在于，所述测试阵列的全部行以每相邻两行为一组合行。3.根据权利要求1所述的测试阵列，其特征在于，如果N为偶数，所述测试阵列分为...

【专利技术属性】
技术研发人员：熊保玉，刘少鹏，何世坤，
申请(专利权)人：浙江驰拓科技有限公司，
类型：发明
国别省市：