半导体装置制造方法及图纸

一种具有超级结结构的SJ功率MOSFET(10)，为了实现更进一步的开关速度的高速化和耐压的稳定化，在作为N‑柱层的漂移层(13)之间配置的P‑柱层(20)由P柱上部层(21)和P柱下部层(22)形成，并且在将P柱上部层(21)的缺陷密度设为Da，将P柱上部层(21)的杂质浓度设为Ca，将P柱下部层(22)的缺陷密度设为Db，将P柱下部层(22)的杂质浓度设为Cb时，满足Db>Da、Ca>Cb的关系。

【技术实现步骤摘要】
【国外来华专利技术】半导体装置
本专利技术涉及具有超级结(Superjunction)结构的半导体装置(SJ功率MOSFET)。
技术介绍
SJ功率MOSFET通过其SJ结构，作为耐压高且低导通电阻的半导体元件而广为人知(参照专利文献1、2)。另外，还提出了如下的半导体装置：在SJ结构的肖特基势垒二极管中，具备在整个器件形成的寿命控制区，谋求低电阻、高耐压、反向恢复特性的提高(参照专利文献3)。在此，作为改善功率MOSFET等半导体功率器件的开关特性的技术，用于形成寿命控制区的技术(寿命控制技术)受到关注。即，寿命控制技术是指对半导体功率器件照射数MeV以上的电子射线或高能量轻离子，将通过该照射产生的晶格缺陷(晶体缺陷)利用于器件特性的改善。现有技术文献专利文献专利文献1：日本特开2007-19146号公报专利文献2：日本特开2008-258442号公报专利文献3：日本特开2008-258313号公报
技术实现思路
专利技术要解决的问题然而，上述专利文献1～3都涉及SJ结构的半导体元件(半导体装置)，虽然能够期待大致的低电阻(低导通电阻)化和高耐压化，但是迫切希望更进一步的开关速度的高速化和耐压的稳定化。本专利技术的目的在于提供一种能够同时实现更进一步的开关速度的高速化和耐压的稳定化的半导体装置。用于解决问题的手段根据本专利技术的一个方式，提供一种半导体装置，该半导体装置具备：第1导电型衬底；第1导电型半导体区，其形成于上述第1导电型衬底的上表面；第2导电型扩散区，其选择性地形成于上述第1导电型半导体区的表面区域；第1导电型扩散区，其选择性地形成于上述第2导电型扩散区的表面区域；第2导电型柱状层，其与上述第2导电型扩散区的下部的至少一部分对应，并且形成于上述第1导电型半导体区之间；控制电极，其隔着绝缘膜形成于上述第2导电型扩散区的上表面、与上述第2导电型扩散区相邻的上述第1导电型半导体区的上表面以及与上述第2导电型扩散区相邻的上述第1导电型扩散区的上表面的至少一部分；第1主电极，其与上述第1导电型衬底的下表面接合；以及第2主电极，其与上述第2导电型扩散区及上述第1导电型扩散区接合，上述第2导电型柱状层具有层上部及层下部，当将上述层上部的缺陷密度设为Da、将上述层上部的杂质浓度设为Ca、将上述层下部的缺陷密度设为Db、将上述层下部的杂质浓度设为Cb时，满足Db>Da、Ca>Cb的关系。专利技术效果在本专利技术中，通过使构成超级结结构的柱状(pillar：柱)层的层下部的缺陷密度Db比层上部的缺陷密度Da高，并且使层下部的杂质浓度Cb比层上部的杂质浓度Ca低，能够缩短开关速度并且控制耐压。附图说明图1是表示本专利技术的第1实施方式的SJ功率MOSFET的结构例的概略截面图。图2是示意性表示图1的SJ功率MOSFET的特性的概略截面图。图3是为了以图1的SJ功率MOSFET为例说明SJ功率MOSFET的制造方法而示出的概略截面图。图4是表示本专利技术的第2实施方式的SJ功率MOSFET的结构例的概略截面图。图5是表示本专利技术的第3实施方式的SJ功率MOSFET的结构例的概略截面图。具体实施方式下面，参照附图说明本专利技术的实施方式。在以下的附图的记载中，对相同或类似的部分标注相同或类似的附图标记。另外，以下所示的实施方式例示了用于将本专利技术的技术思想具体化的装置和方法，本专利技术的技术思想并不将构成部件的形状、结构、配置等特定为下述内容。本专利技术的实施方式可以在权利要求书的范围内进行各种变更。另外，在以下的实施方式中，作为具有超级结(SJ)结构的半导体装置，例示SJ功率MOSFET(MetalOxideSemiconductorFieldEffectTransistor：金属氧化物半导体场效应晶体管)进行说明。(第1实施方式)(结构)例如图1所示，本专利技术的第1实施方式的SJ功率MOSFET10是具备SJ结构的大功率用半导体装置。该SJ功率MOSFET10具备如下的PN结作为SJ结构：该PN结由作为N-柱层的漂移层(第1导电型半导体区)13和配置在漂移层13之间的柱状P层(以下记作P-柱层)20构成。P-柱层20具备层上部的P柱上部层21和层下部的P柱下部层22。P柱下部层22成为通过后述的放射线(轻离子)照射而形成的晶格缺陷(晶体缺陷)。即，如图1所示，第1实施方式的SJ功率MOSFET10具备第1导电型漏极(N++衬底)层12和在漏极层12的上表面形成的第1导电型漂移层(N-柱层)13。另外，该SJ功率MOSFET10具备配置在漂移层13的相互之间并且由P柱上部层21和P柱下部层(晶体缺陷)22构成的P-柱层20。P-柱层20例如形成为具有P柱下部层22的下表面到达漏极层12的上表面的深度。另外，该SJ功率MOSFET10包括：第2导电型扩散区(P基区)14，其形成在漂移层13的表面区域，与P-柱层20的P柱上部层21连接；以及第1导电型扩散区(N源区)15，其选择性地形成于P基区14的表面区域。另外，该SJ功率MOSFET10具备多个控制电极(栅电极)17，该多个控制电极17各自隔着绝缘膜(栅绝缘膜)16形成于包括N源区15及P基区14的一部分的、漂移层13的上表面。此外，该SJ功率MOSFET10具备：第1主电极(漏电极)11，其形成于漏极层12的下表面；以及第2主电极(源电极)18，其与P基区14及N源区15接合。此外，在图1所示的SJ功率MOSFET10中，为了便于说明，公开了具有一个P-柱层20的结构，但也可以具备多个P-柱层20。另外，成为P柱下部层22的晶体缺陷例如可通过完成器件结构后的来自器件表面侧的放射线照射(轻离子照射)而形成(所谓寿命控制技术)，详细情况将在后面叙述。(特性)在第1实施方式的SJ功率MOSFET10中，P-柱层20构成为，当将P柱上部层21的缺陷密度设为Da、将P柱上部层21的杂质浓度设为Ca、将P柱下部层22的缺陷密度设为Db、将P柱下部层22的杂质浓度设为Cb时，满足Db>Da、Ca>Cb的关系。具体而言，P柱上部层21例如缺陷密度Da为3×106～5×107cm-3左右，杂质浓度Ca为3×1015～5×1018cm-3左右。另一方面，P柱下部层22例如缺陷密度Db为5×106～5×1014cm-3左右，杂质浓度Cb为3×1014～5×1017cm-3左右。这样，在第1实施方式的SJ功率MOSFET10中，P-柱层20形成为：P柱下部层22的缺陷密度Db比P柱上部层21的缺陷密度Da高，且P柱下部层22的杂质浓度Cb比P柱上部层21的杂质浓度Ca低。另外，根据第1实施方式的SJ功率MOSFET10，如图2所示，在P-柱层20中，对于P柱下部层22的缺陷密度Db而言，与中心部22c的缺陷密度Dbc相比，周边部22j的PN结附近的缺陷密度本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于，该半导体装置具备：/n第1导电型衬底；/n第1导电型半导体区，其形成于上述第1导电型衬底的上表面；/n第2导电型扩散区，其选择性地形成于上述第1导电型半导体区的表面区域；/n第1导电型扩散区，其选择性地形成于上述第2导电型扩散区的表面区域；/n第2导电型柱状层，其与上述第2导电型扩散区的下部的至少一部分对应，并且形成于上述第1导电型半导体区之间；/n控制电极，其隔着绝缘膜形成于上述第2导电型扩散区的上表面、与上述第2导电型扩散区相邻的上述第1导电型半导体区的上表面、以及与上述第2导电型扩散区相邻的上述第1导电型扩散区的上表面的至少一部分；/n第1主电极，其与上述第1导电型衬底的下表面接合；以及/n第2主电极，其与上述第2导电型扩散区及上述第1导电型扩散区接合，/n上述第2导电型柱状层具有层上部及层下部，/n当将上述层上部的缺陷密度设为Da、将上述层上部的杂质浓度设为Ca、将上述层下部的缺陷密度设为Db、将上述层下部的杂质浓度设为Cb时，满足Db>Da、Ca>Cb的关系。/n

【技术特征摘要】
【国外来华专利技术】1.一种半导体装置，其特征在于，该半导体装置具备：
第1导电型衬底；
第1导电型半导体区，其形成于上述第1导电型衬底的上表面；
第2导电型扩散区，其选择性地形成于上述第1导电型半导体区的表面区域；
第1导电型扩散区，其选择性地形成于上述第2导电型扩散区的表面区域；
第2导电型柱状层，其与上述第2导电型扩散区的下部的至少一部分对应，并且形成于上述第1导电型半导体区之间；
控制电极，其隔着绝缘膜形成于上述第2导电型扩散区的上表面、与上述第2导电型扩散区相邻的上述第1导电型半导体区的上表面、以及与上述第2导电型扩散区相邻的上述第1导电型扩散区的上表面的至少一部分；
第1主电极，其与上述第1导电型衬底的下表面接合；以及
第2主电极，其与上述第2导电型扩散区及上述第1导电型扩散区接合，
上述第2导电型柱状层具有层上部及层下部，
当将上述层上部的缺陷密度设为Da、将上述层上部的杂质浓度设为Ca、将上述层下部的缺陷密度设为Db、将上述层下部的杂质浓度...

【专利技术属性】
技术研发人员：田﨑勇次，
申请(专利权)人：三垦电气株式会社，
类型：发明
国别省市：日本;JP