【技术实现步骤摘要】
滤波单元、时钟数据恢复电路及USB时钟数据恢复电路
本技术涉及集成电路制造
，尤其涉及一种滤波单元、时钟数据恢复电路及USB时钟数据恢复电路。
技术介绍
在一般通信链路中，基于串行数据流的时钟数据恢复电路主要采用两种技术，一种是锁相环，另一种是过采样。一般情况下，过采样主要用于低速通信，如计算机之间或者计算机外围通信，而锁相环则应用于电信领域，部分原因是因为锁相环有助于消除时钟抖动，而过采样不仅不能减少抖动，还将自身产生的抖动也加入到数据位流中去。但是，基于过采样技术的时钟数据恢复电路是一种易于设计，便于用标准CMOS工艺做单芯片集成的低成本数字技术，更重要的是它能够满足一些接收模块所要求的的快速同步。近年来，计算机外设的传输速率有了很大的提高，如USB2.0已达到480Mbps，但是过采样技术被证明仍然可以适用于这样的传输速率。授权公告号为CN101202615B的专利技术专利公开了一种突波滤波器及具有该滤波器的时钟数据恢复电路，该突波滤波器包括：第一逻辑电路，用于接收过采样锁存数据和滤波数据，探测对应于相邻三个时钟相位的数据是否符合(0，1，0)或(1，0，1)组合，若符合，则产生数据探测信号；第二逻辑电路，用于接收第一逻辑电路发送的数据探测信号，以及时钟数据恢复电路反馈回的数据跳变信号，基于该两个信号判断对应于相邻三个时钟相位的数据中是否存在突波；以及第三逻辑电路，根据第二逻辑电路的判断结果，产生相应的滤波数据，并将滤波数据反馈回第一逻辑电路。上述专利虽然可以滤除过采样锁存数据中占据一个时...
【技术保护点】
1.一种滤波单元，包括滤波电路；其特征在于：所述滤波电路包括八个滤波器，第j
【技术特征摘要】
20190722 CN 20192115632491.一种滤波单元，包括滤波电路；其特征在于：所述滤波电路包括八个滤波器，第j1个滤波器包括滤波置位信号生成电路、滤波复位信号生成电路以及三选一选择单元，j1＝0，1，2…7；相邻三拍八位数据DATA_i1-1[7：0]、DATA_i1[7：0]、DATA_i1+1[7：0]组成二十四位数据DATA_ALLi1[23：0]；所述滤波置位信号生成电路接收DATA_ALL_i1[j1+5]至DATA_ALL_i1[j1+11]，输出滤波置位信号；所述滤波复位信号生成电路接收DATA_ALL_i1[j1+5]至DATA_ALL_i1[j1+11]，输出滤波复位信号；所述三选一选择单元的三个数据输入端分别接收DATA_i1[j1]、1以及0，两个控制信号输入端分别接收滤波置位信号和滤波复位信号，数据输出端输出DATA_i1[j1]的滤波结果。
2.根据权利要求1所述的滤波单元，其特征在于：所述滤波置位信号生成电路包括第一与门、第二与门、第三与门、第一非门、第二非门、第三非门、第四非门、第五非门以及第一或门；所述第一与门的两个输入端分别接收DATA_ALL_i1[j1+7]、DATA_ALL_i1[j1+9]，另一个输入端与第一非门的输出端连接，第一非门的输入端接收DATA_ALL_i1[j1+9]；所述第二与门的四个输入端分别接收DATA_ALL_i1[j1+6]、DATA_ALL_i1[j1+7]、DATA_ALL_i1[j1+10]以及DATA_ALL_i1[j1+11]，另外两个输入端分别与第二非门的输出端以及第三非门的输出端连接，第二非门的输入端与第三非门的输入端分别接收DATA_ALL_i1[j1+8]、DATA_ALL_i1[j1+9]；所述第三与门的四个输入端分别接收DATA_ALL_i1[j1+5]、DATA_ALL_i1[j1+6]、DATA_ALL_i1[j1+9]以及DATA_ALL_i1[j1+10]，另外两个输入端分别与第四非门的输出端以及第五非门的输出端连接，第四非门的输入端与第五非门的输入端分别接收DATA_ALL_i1[j1+7]、DATA_ALL_i1[j1+8]；所述第一与门的输出端、第二与门的输出端以及第三与门的输出端分别与所述第一或门的三个输入端连接，所述第一或门的输出端与所述三选一选择单元的第一控制信号输入端连接，输出滤波置位信号给所述三选一选择单元的第一控制信号输入端。
3.根据权利要求1所述的滤波单元，其特征在于：所述滤波复位信号生成电路包括第四与门、第五与门、第六与门、第六非门、第七非门、第八非门、第九非门、第十非门、第十一非门、第十二非门、第十三非门、第十四非门、第十五非门以及第二或门；所述第四与门的一个输入端接收DATA_ALL_i1[j1+8]，另外两个输入端分别与第六非门的输出端以及第七非门的输出端连接，第六非门的输入端与第七非门的输入端分别接收DATA_ALL_i1[j1+7]、DATA_ALL_i1[j1+9]；所述第五与门的两个输入端分别接收DATA_ALL_i1[j1+8]、DATA_ALL_i1[i+9]，另外四个输入端分别与第八非门的输出端、第九非门的输出端、第十非门的输出端以及第十一非门的输出端连接，第八非门的输入端、第九非门的输入端、第十非门的输入端以及第十一非门的输入端分别接收DATA_ALL_i1[j1+6]、DATA_ALL_i1[j1+7]、DATA_ALL_i1[j1+10]以及DATA_ALL_i1[j1+11]；所述第六与门的两个输入端接收DATA_ALL_i1[j1+7]、DATA_ALL_i1[j1+8]，另外四个输入端分别与第十二非门的输出端、第十三非门的输出端、第十四非门的输出端以及第十五非门的输出端连接，第十二非门的输入端、第十三非门的输入端、第十四非门的输入端以及第十五非门的输入端分别接收DATA_ALL_i1[j1+5]、DATA_ALL_i1[j1+6]、DATA_ALL_i1[j1+9]以及DATA_ALL_i1[i+10]；所述第四与门的输出端、第五与门的输出端以及第六与门的输出端分别与所述第二或门的三个输入端连接，所述第二或门的输出端与所述三选一选择单元的第二控制信号输入端连接，输出滤波复位信号给所述三选一选择单元的第二控制信号输入端。
4.根据权利要求1所述的滤波单元，其特征在于：所述三选一选择单元包括第一二选一选择器以及第二二选一选择器；
所述第一二选一选择器的控制信号输入端接收滤波置位信号，一个数据输入端接收接收DATA_i1[j1]，另一个数据输入端接收1，输出端与所述第二二选一选择器的一个数据输入端连接，所述第二二选一选择器的另一个数据输入端接收0，控制信号输入端接收滤波复位信号，输出端输出DATA_i1[j1]的滤波结果，
或，所述第一二选一选择器的控制信号输入端接收滤波复位信号，一个数据输入端接收DATA_i1[j1]，另一个数据输入端接收0，输出端与所述第二二选一选择器的一个数据输入端连接，所述第二二选一选择器的另一个数据输入端接收1，控制信号输入端接收滤波置位信号，输出端输出DATA_i1[j1]的滤波结果。
5.根据权利要求1-4任意一项所述的滤波单元，其特征在于：所述滤波单元包括两个所述滤波电路，第一个滤波电路输出的滤波结果为第一滤波数据，所述第一滤波数据为八位串行数据，第二个滤波电路接收所述第一滤波数据，输出的滤波结果为第二滤波数据，所述第二滤波数据为八位串行数据。
6.根据权利要求1-4任意一项所述的滤波单元，其特征在于：所述滤波电路的输入端接收相邻三拍八位串行数据；所述相邻三拍八位串行数据同时分别输出相邻三拍八位数据DATA_i1-1[7：0]、DATA_i1[7：0]、DATA_i1+1[7：0]给所述滤波电路。
7.根据权利要求6所述的滤波单元，其特征在于：所述滤波单元包括两个所述滤波电路，第一个滤波电路输出的滤波结果为第一滤波数据，所述第一滤波数据为八位串行数据，第二个滤波电路接收相邻三拍第一滤波数据，输出的滤波结果为第二滤波数据，所述相邻三拍第一滤波数据同时分别输出相邻三拍八位数据FILT1_DATA_i1-1[7：0]、FILT1_DATA_i1[7：0]、FILT1_DATA_i1+1[7：0]给所述第二个滤波电路，所述第二滤波数据为八位串行数据。
8.一种采用权利要求1-7任意一项所述滤波单元的时钟数据恢复电路，其特征在于：还包括过采样单元、同步单元、边沿检测单元、数据选择单元以及数据存储单元；所述过采样单元接收串行输入数据以及八相时钟，输出对应于所述八相时钟的过采样数据，所述过采样数据为八位串行数据；所述同步单元接收所述过采样单元输出的过采样数据，输出经过同步处理后的同步数据，所述同步数据为八位串行数据；所述滤波单元接收所述同步单元输出的同步数据，输出滤波数据，所述滤波数据为八位串行数据，当所述滤波单元包括一个滤波电路时，所述滤波数据为第一滤波数据，当所述滤波单元包括两个滤波电路时，所述滤波数据为第二滤波数据；所述边沿检测单元接收所述滤波单元输出的滤波数据，输出边沿检测数据，所述边沿检测数据为八位串行数据；所述数据选择单元接收所述滤波单元输出的滤波数据以及所述边沿检测单元输出的边沿检测数据，在所述滤波数据跳变沿前四个相位时钟处进行采样，且在跳变沿之后十二个相位时钟处未检测到新的跳变沿时，选择上一个采样点的后八个相位时钟处采样；所述数据存储单元用于输出所述数据选择单元采样的有效数据。
9.根据权利要求8所述的时钟数据恢复电路，其特征在于：所述数据选择单元包括高位采样电路、低位采样电路、高位采样有效标识生成电路以及低位采样有效标识生成电路；所述高位采样电路接收所述滤波数据以及边沿检测数据的低四位数据，根据所述边沿检测数据的低四位数对所述滤波数据进行高位采样，输出高位采样数据；所述低位采样电路接收滤波数据以及边沿检测数据的高四位数据，根据所述边沿检测数据的高四位数对所述滤波数据进行低位采样，输出低位采样数据；所述高位采样有效标识生成电路接收所述边沿检测数据，输出高位采样有效标识；所述低位采样有效标识生成电路接收所述边沿检测数据，输出低位采样有效标识；
所述数据存储单元接收高位采样数据、低位采样数据、高位采样有效标识以及低位采样有效标识，并在所述高位采样有效标识有效、低位采样有效标识无效时，存储高位采样数据，在所述低位采样有效标识有效、高位采样有效标识无效时，存储低位采样数据，在所述高位采样有效标识与低位采样有效标识均有效时，先存储低位采样数据，再存储高位采样数据，在所述高位采样有效标识与低位采样有效标识均无效时，放弃存储所述高位采样数据与低位采样数据，所述数据存储单元每存储八位数据，输出一个数据。
10.根据权利要求9所述的时钟数据恢复电路，其特征在于：所述高位采样电路包括高位采样地址生成电路以及第一八选一选择器；所述低位采样电路包括低位采样地址生成电路以及第二八选一选择器；所述高位采样地址生成电路接收EDGE_DATA_i1+1[3：0]，输出高位采样地址；所述第一八选一选择器的数据输入端接收FILT_DATA_i1[7：0]，控制信号输入端接收所述高位采样地址生成电路输出的高位采样地址，所述第一八选一选择器在所述高位采样地址的控制下选择FILT_DATA_i1[7：4]中的一位数据作为高位采样数据输出；所述低位采样地址生成电路接收EDGE_DATA_i1[7：4]，输出低位采样地址；所述第二八选一选择器的数据输入端接收FILT_DATA_i1[7：0]，控制信号输入端接收所述低位采样地址生成电路输出的低位采样地址，所述第二八选一选择器在所述低位采样地址的控制下选择FILT_DATA_i1[3：0]中的一位数据作为低位采样数据输出。
11.根据权利要求10所述的时钟数据恢复电路，其特征在于：所述高位采样地址生成电路包括第三二选一选择器、第四二选一选择器、第五二选一选择器、第六二选一选择器以及第三寄存器；所述第三二选一选择器的控制信号输入端接收EDGE_DATA_i1+1[0]，一个数据输入端接收第三寄存器反馈的FILT_DATA_i1-1[7：0]的高位采样地址，另一个数据输入端接收4，输出端与第四二选一选择器的一个数据输入端连接；所述第四二选一选择器的控制信号输入端接收EDGE_DATA_i1+1[1]，另一个输入输入端接收5，输出端与第五二选一选择器的一个数据输入端连接；所述第五二选一选择器的控制信号输入端接收EDGE_DATA_i1+1[2]，另一个数据输入端接收6，输出端与第六二选一选择器的一个数据输入端连接；所述第六二选一选择器的控制信号输入端接收EDGE_DATA_i1+1[3]，另一个数据输入端接收7，输出端输出FILT_DATA_i1[7：0]的高位采样地址，并将FILT_DATA_i1[7：0]的高位采样地址发送第三寄存器，由第三寄存器将FILT_DATA_i1[7：0]的高位采样地址反馈给第三二选一选择器的一个数据输入端，作为生成FILT_DATA_i1+1[7：0]的高位采样地址的输入值。
12.根据权利要求11所述的时钟数据恢复电路，其特征在于：所述低位采样地址生成电路包括第七二选一选择器、第八二选一选择器、第九二选一选择器、第十二选一选择器以及第四寄存器；所述第七二选一选择器的控制信号输入端接收EDGE_DATA_i1[4]，一个数据输入端接收第四寄存器反馈的FILT_DATA_i1-1[7：0]的低位采样地址，另一个数据输入端接收0，输出端与第八二选一选择器的一个数据输入端连接；所述第八二选一选择器的控制信号输入端接收EDGE_DATA_i1[5]，另一个数据输入端接收1，输出端与第九二选一选择器的一个数据输入端连接；所述第九二选一选择器的控制信号输入端接收EDGE_DATA_i1[6]，另一个数据输入端接收2，输出端与第十二选一选择器的一个数据输入端连接；所述第十二选一选择器的控制信号端接收EDGE_DATA_i1[7]，另一个数据输入端接收3，输出端输出FILT_DATA_i1[7：0]的低位采样地址，并将FILT_DATA_i1[7：0]的低位采样地址存储在第四寄存器，由第四寄存器将FILT_DATA_i1[7：0]的低位采样地址反馈给第七二选一...
【专利技术属性】
技术研发人员：凌德坤，唐振中，郑思，陈相政，
申请(专利权)人：珠海泰芯半导体有限公司，
类型：新型
国别省市：广东;44
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。