【技术实现步骤摘要】
一种任意字节长度拼接缓存的实现方法和系统
本专利涉及FPGA的高速接口解析
,具体是一种任意字段长度拼接缓存的实现方法和系统。
技术介绍
随着信息产业的飞速发展,在各个领域诞生了许多高速接口协议,如以太网协议,证券交易协议,雷达数据传输协议等等。这些协议目前软件处理起来较为缓慢,而用硬件处理速度会有大幅提升,其中FPGA因其灵活性,在这些领域中有着广泛的应用。但这些协议在设计之初,并没有考虑到用硬件进行解析,其设计的很多字段并不是64bit或者32bit对齐的,例如万兆网络的总线位宽可以设置为64bit或32bit;40G网络的总线位宽可以配置成128bit或者256bit;PCIeGen3x8接口的总线位宽和单lane的速率相关,如果单lane速率为2.5GT/s,总线位宽为128bit,如果单lane速率为8GT/s,总线位宽为256bit。因输入和输出位宽的不同,在实际数据传输中,有大量因数据量较小,无法有效利用完整的数据位宽,存在高位补零等占位传输的数据。大量的无效占位数据对于使用CPU处理数据的“软解析”应用 ...
【技术保护点】
1.一种任意字节长度拼接缓存的实现方法,其特征在于,包括以下步骤:/n根据拼接缓存中的读指针和写指针判断拼接缓存的状态;/n响应于拼接缓存的状态为可写,提取输入数据中的有效数据,并将所述有效数据存入拼接缓存;/n响应于拼接缓存的状态为可读,将拼接缓存中的数据读出并输出。/n
【技术特征摘要】
1.一种任意字节长度拼接缓存的实现方法,其特征在于,包括以下步骤:
根据拼接缓存中的读指针和写指针判断拼接缓存的状态;
响应于拼接缓存的状态为可写,提取输入数据中的有效数据,并将所述有效数据存入拼接缓存;
响应于拼接缓存的状态为可读,将拼接缓存中的数据读出并输出。
2.根据权利要求1所述的方法,其特征在于,所述拼接缓存最小不低于第一预定长度,且最大不超过第二预定长度。
3.根据权利要求1所述的方法,其特征在于,还包括:
每向拼接缓存写入1字节数据,写指针加1;
每从拼接缓存读取1字节数据,读指针加1;
响应于写指针加1,记录拼接缓存已存入数据个数的寄存器加1;
响应于读指针加1,记录拼接缓存已存入数据个数的寄存器减1。
4.根据权利要求3所述的方法,其特征在于,根据拼接缓存中的读指针和写指针判断拼接缓存的状态还包括:
响应于所述寄存器的值小于第二预定长度,拼接缓存状态为可读可写;
响应于所述寄存器的值为0,则拼接缓存状态仅为可写;
响应于所述寄存器的值等于第二预定长度,则拼接缓存状态仅为可读。
5.根据权利要求1所述的方法,其特征在于,所述提取输入数...
【专利技术属性】
技术研发人员:王培培,陈乃阔,吴之光,张明瑞,牛晓威,
申请(专利权)人:山东超越数控电子股份有限公司,
类型:发明
国别省市:山东;37
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