深沟槽功率器件及其制备方法技术

本发明专利技术提供一种深沟槽功率器件及其制备方法，包括：位于半导体基板上的外延层；位于元胞区的阱区内的多个沟槽栅，各沟槽栅间隔排布，各沟槽栅之间设置有源区；位于沟槽栅上层的源极电极及栅极电极，源极电极包括依次由下至上叠置的第一导电多晶硅层，第一金属硅化物层及第一金属层；以及位于终端保护区内的截止环结构。本发明专利技术的深沟槽功率器件及其制备方法保留自对准工艺的优点，有效增加元胞密度；通过大片多晶硅，使钛硅化物变相充分，避免漏电或雪崩能量应力变弱的情况，提高器件性能；将终端保护区的多晶硅通过沟槽直接接出，减小外围区域的面积，有利于芯片尺寸的减小。

【技术实现步骤摘要】
深沟槽功率器件及其制备方法
本专利技术涉及集成电路设计及制造
，特别是涉及一种深沟槽功率器件及其制备方法。
技术介绍
深沟槽功率器件相较于平面功率器件，具有集成度高、导通电阻低、开关速度快、开关损耗小等特点，已广泛应用于电能变换及控制方面。对于低压的深沟槽功率器件来讲，沟道电阻Rchannel占比约30％～40％，衬底电阻Rsub占比约40％～50％。沟道电阻Rchannel由沟道密度决定，沟道密度越大，沟道电阻越小。为了降低导通损耗，实现金属-氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-EffectTransistor,MOSFET)极低的通态电阻，要求金属-氧化物半导体场效应晶体管并联更多更小的原胞，这就要求元胞尺寸不断减小。为了进一步提高沟道密度，自对准工艺是现有技术中一种有效的方法。如图1所示，现有的深沟槽功率器件1常利用元胞11的栅极侧墙12形成接触孔13的自对准工艺，可以减小接触孔13的关键尺寸(CriticalDimension，CD)，减小光刻工艺中套刻误差对器件本文档来自技高网...

【技术保护点】
1.一种深沟槽功率器件，其特征在于，所述深沟槽功率器件至少包括：/n位于半导体基板上的外延层，所述外延层包括元胞区及终端保护区，所述终端保护区位于所述元胞区的外围；/n位于所述元胞区的阱区内的多个沟槽栅，多个所述沟槽栅间隔排布，多个所述沟槽栅之间设置有源区，所述源区与所述沟槽栅的上表面齐平；/n位于所述沟槽栅上层的源极电极及栅极电极，所述源极电极包括依次由下至上叠置的第一导电多晶硅层、第一金属硅化物层及第一金属层；/n位于所述终端保护区内的截止环结构；/n位于所述外延层下表面的衬底及位于所述衬底下表面的漏区。/n

【技术特征摘要】
1.一种深沟槽功率器件，其特征在于，所述深沟槽功率器件至少包括：
位于半导体基板上的外延层，所述外延层包括元胞区及终端保护区，所述终端保护区位于所述元胞区的外围；
位于所述元胞区的阱区内的多个沟槽栅，多个所述沟槽栅间隔排布，多个所述沟槽栅之间设置有源区，所述源区与所述沟槽栅的上表面齐平；
位于所述沟槽栅上层的源极电极及栅极电极，所述源极电极包括依次由下至上叠置的第一导电多晶硅层、第一金属硅化物层及第一金属层；
位于所述终端保护区内的截止环结构；
位于所述外延层下表面的衬底及位于所述衬底下表面的漏区。


2.根据权利要求1所述的深沟槽功率器件，其特征在于：所述衬底、所述外延层及所述源区的导电类型相同，所述阱区的导电类型与所述衬底、所述外延层及所述源区的导电类型相反。


3.根据权利要求1所述的深沟槽功率器件，其特征在于：各沟槽栅之间的间距不大于0.2微米。


4.根据权利要求1所述的深沟槽功率器件，其特征在于：所述沟槽栅包括位于侧壁及底部的栅氧化物层，填充于所述栅氧化物层内部的栅多晶硅层，以及填充于所述栅氧化物层内部且位于所述栅多晶硅层上的绝缘介质层。


5.根据权利要求1所述的深沟槽功率器件，其特征在于：所述栅极电极包括依次由下至上叠置的第二导电多晶硅层、第二金属硅化物层及第二金属层。


6.根据权利要求1～5任意一项所述的深沟槽功率器件，其特征在于：所述截止环结构包括位于沟槽侧壁及底部的截止环氧化物层，填充于所述截止环氧化物层内部的截止环多晶硅层、依次叠置于所述截止环多晶硅层上的第三导电多晶硅层、第三金属硅化物层及第三金属层，其中，所述截止环多晶硅层的上表面与所述截止环氧化物层的上表面齐平。


7.一种如权利要求1～6任意一项所述的深沟槽功率器件的制备方法，其特征在于，所述深沟槽功率器件的制备方法至...

【专利技术属性】
技术研发人员：陈茜，
申请(专利权)人：华润微电子重庆有限公司，
类型：发明
国别省市：重庆;50