一种Binary协议数据流的硬件解析方法技术

本发明专利技术涉及一种Binary协议数据流的硬件解析方法，其流程是：将解码程序下载到FPGA或者固化到ASIC（需进行流片）中，深交所服务器发出交易数据流，经过网络接口或者PCI‑E接口输入至FPGA或者ASIC，缓存在输入接口缓存中，经过包重整模块将每个数据包的长度进行调整，然后进入解码模块，解码模块按照上述步骤进行数据剥离与解码，得到解码数据发送至输出接口缓存，并经网络接口或者PCI‑E接口输出至客户端CPU，即可得到解码数据。本发明专利技术通过专用硬件解码，大大提升了解码速度，可减轻计算机负担，有较大的经济效益。

【技术实现步骤摘要】
一种Binary协议数据流的硬件解析方法
本专利技术涉及一种Binary协议数据流的解析方法，尤其涉及一种硬件解析方法。
技术介绍
随着我国经济的发展，证券行业取得了巨大的进步，深圳证券交易所（以下简称“深交所”）作为我国主要的交易场所之一，每天会产生大量的交易数据。这些交易数据，通过Binary协议（Binary协议把业务需求流程格式化,使之成为一个可用计算机语言描述的功能流程,并在每个业务功能接口上统一交换格式，可参考工程技术标准《深圳证券交易所Binary交易数据接口规范（Ver1.13）》）进行传输并通过计算机进一步处理，由于交易数据量巨大，因此会带来资源占用严重、延迟较大的问题。
技术实现思路
本专利技术要解决的技术问题是：提供一种可以减小计算机资源占用、降低延迟的Binary协议数据流解析方法。为了解决上述技术问题，本专利技术提出的技术方案是：一种Binary协议数据流的硬件解析方法，所述硬件为FPGA或AISC，并被配置为具有输入接口缓存、解码模块和输出接口缓存；所述输入接口缓存用于存储接收的原始的Binary协议数据流；所述解码模块用于将数据流中的每个数据包按照Binary协议进行字段匹配，匹配出的字段即为解码输出；所述输出接口缓存用于缓存解码模块所解码输出的数据；所述硬件执行以下步骤：所述输入接口缓存接收原始的Binary协议数据流，并按FIFO策略将数据流发送至解码模块，所述解码模块对数据流中的每个数据包进行解码后发送至输出接口缓存，所述输出接口缓存解码后的数据并按FIFO策略输出从而得到解码后的码流；其中，所述解码模块为一个顺序执行的状态机，其在解码数据流时，执行如下步骤：S100、IDLE状态，等待数据流；S200、Message-Header状态，将数据流中的数据包剥离包头，并将包头保存，供后续模块使用；S300、Message-Length状态，将数据包剥离包数据长度，并将长度保存；S400、Message-Analyze状态，根据步骤S200得到的包头数据，将数据包按其协议字段进行匹配从而分为三大类，并分别送入相应的子状态进行解码，即当协议字段为30xx92时，执行步骤S401，当协议字段为30xx91时，执行步骤S402，当协议字段为30xx11时，执行步骤S403；S401、Message-30xx92子状态，处理数据流中后缀为92的相关数据包，按照相应92字段的协议进行解码；S402、Message-30xx91子状态，处理数据流中后缀为91的相关数据包，按照相应91字段的协议进行解码；S403、Message-30xx11子状态，处理数据流中后缀为11的相关数据包，按照相应11字段的协议进行解码；S500、Message-CRC状态，计算CRC校验，丢弃错误数据包。本专利技术的解析方法可以运行在FPGA上也可运行在专用AISC上，通过硬件解码，克服了现有技术中的缺陷，大大提升了后续计算机的处理能力，减少了后续计算机的资源占用，并降低了处理延迟。本专利技术将解码模块配置为一个顺序执行的状态机，从而可以对数据流通过协议字段进行匹配后分类，并按不同的类分别进行处理，进一步提高了解码效率。附图说明下面结合附图对本专利技术作进一步说明。图1是本专利技术实施例中的数据流传输示意图。图2是输入接口缓存的示意图。图3是解码模块的工作流程示意图。具体实施方式实施例本实施例可以选用的硬件为FPGA或专用AISC，本实施例中优选为FPGA，FPGA器件属于专用集成电路中的一种半定制电路，是可编程的逻辑列阵。在实施时，将相应的执行程序下载到FPGA中，并将FPGA配置为具有输入接口缓存、解码模块和输出接口缓存，所述输入接口缓存用于存储接收的原始的Binary协议数据流，所述解码模块用于将数据流按照Binary协议进行字段匹配，所述输出接口缓存用于缓存匹配出的字段。如图2所示，输入接口缓存采用标准AXI-Stream接口的FIFO存储器，数据速度快，对外可移植性强，可直接对接现有的PCI-E设备或以太网设备。输出接口缓存与输入接口缓存的结构类似，也为AXI-Stream接口的FIFO存储器，其接口速度快，移植方便。本实施例中Binary协议数据流的硬件解析方法由所述硬件执行以下步骤：如图1所示，所述输入接口缓存接收原始的Binary协议数据流，并按FIFO策略将数据流发送至解码模块，所述解码模块对数据流进行解码后发送至输出接口缓存，所述输出接口缓存将解码后的数据按FIFO策略输出从而得到解码后的码流。其中，所述解码模块为一个顺序执行的状态机，其在解码数据流时，如图3所示，执行如下步骤：S100、IDLE状态，等待数据流；S200、Message-Header状态，将数据流中的数据包剥离包头，并将包头保存，供后续模块使用；S300、Message-Length状态，将数据包剥离包数据长度，并将长度保存；S400、Message-Analyze状态，根据步骤S200得到的包头数据，将数据包按其协议字段进行匹配从而分为三大类，并分别送入相应的子状态进行解码，即当协议字段为30xx92时，执行步骤S401，当协议字段为30xx91时，执行步骤S402，当协议字段为30xx11时，执行步骤S403；S401、Message-30xx92子状态，处理数据流中后缀为92的相关数据包，按照相应92字段的协议进行解码；S402、Message-30xx91子状态，处理数据流中后缀为91的相关数据包，按照相应91字段的协议进行解码；S403、Message-30xx11子状态，处理数据流中后缀为11的相关数据包，按照相应11字段的协议进行解码；S500、Message-CRC状态，计算CRC校验，丢弃错误数据包。执行完上述步骤后，即完成当前数据流的解码，并在缓存后经网络输出至客户端CPU。下一数据流来临后，重新执行步骤S100至步骤S500。本实施例还可以作以下改进，即所述硬件被配置为还具有包重整模块，所述包重整模块用于将输入接口缓存发送的数据流中的数据包进行与解码模块相对应的位宽修改，然后再发送至解码模块。包重组模块可以对数据流中的数据包进行任意byte重组，即输入为8byte，但输出可以为1到8byte中的任意长度，这样在协议字段不确定的情况下，可任意调节输出长度，从而达到协议包重整效果。本实施例在具体实施时，将解码程序下载到FPGA或者固化到ASIC（需进行流片）中，深交所服务器发出交易数据流，经过网络接口或者PCI-E接口输入至FPGA或者ASIC，缓存在输入接口缓存中，经过包重整模块将每个数据包的长度进行调整，然后进入解码模块，解码模块按照上述步骤进行数据剥离与解码，得到解码数据发送至输出接口缓存，并经网络接口或者PCI-E接口输出至客户端本文档来自技高网...

【技术保护点】
1.一种Binary协议数据流的硬件解析方法，其特征在于，所述硬件为FPGA或AISC，并被配置为具有输入接口缓存、解码模块和输出接口缓存；/n所述输入接口缓存用于存储接收的原始的Binary协议数据流；/n所述解码模块用于将数据流中的每个数据包按照Binary协议进行字段匹配，匹配出的字段即为解码输出；/n所述输出接口缓存用于缓存解码模块所解码输出的数据；/n所述硬件执行以下步骤：所述输入接口缓存接收原始的Binary协议数据流，并按FIFO策略将数据流发送至解码模块，所述解码模块对数据流中的每个数据包进行解码后发送至输出接口缓存，所述输出接口缓存解码后的数据并按FIFO策略输出从而得到解码后的码流；/n其中，所述解码模块为一个顺序执行的状态机，其在解码数据流时，执行如下步骤：/nS100、IDLE状态，等待数据流；/nS200、Message-Header状态，将数据流中的数据包剥离包头，并将包头保存，供后续模块使用；/nS300、Message-Length状态，将数据包剥离包数据长度，并将长度保存；/nS400、Message-Analyze状态，根据步骤S200得到的包头数据，将数据包按其协议字段进行匹配从而分为三大类，并分别送入相应的子状态进行解码，即当协议字段为30xx92时，执行步骤S401，当协议字段为30xx91时，执行步骤S402，当协议字段为30xx11时，执行步骤S403；/nS401、Message-30xx92子状态，处理数据流中后缀为92的相关数据包，按照相应92字段的协议进行解码；/nS402、Message-30xx91子状态，处理数据流中后缀为91的相关数据包，按照相应91字段的协议进行解码；/nS403、Message-30xx11子状态，处理数据流中后缀为11的相关数据包，按照相应11字段的协议进行解码；/nS500、Message-CRC状态，计算CRC校验，丢弃错误数据包。/n...

【技术特征摘要】
1.一种Binary协议数据流的硬件解析方法，其特征在于，所述硬件为FPGA或AISC，并被配置为具有输入接口缓存、解码模块和输出接口缓存；
所述输入接口缓存用于存储接收的原始的Binary协议数据流；
所述解码模块用于将数据流中的每个数据包按照Binary协议进行字段匹配，匹配出的字段即为解码输出；
所述输出接口缓存用于缓存解码模块所解码输出的数据；
所述硬件执行以下步骤：所述输入接口缓存接收原始的Binary协议数据流，并按FIFO策略将数据流发送至解码模块，所述解码模块对数据流中的每个数据包进行解码后发送至输出接口缓存，所述输出接口缓存解码后的数据并按FIFO策略输出从而得到解码后的码流；
其中，所述解码模块为一个顺序执行的状态机，其在解码数据流时，执行如下步骤：
S100、IDLE状态，等待数据流；
S200、Message-Header状态，将数据流中的数据包剥离包头，并将包头保存，供后续模块使用；
S300、Message-Length状态，将数据包剥离包数据长度，并将长度保存；
S400、Message-Analyze状态，根据步骤S200得到的包头数据，将数据包按其协议字段进行匹配从而分为三大类，并分别送...

【专利技术属性】
技术研发人员：滕达，温士魁，
申请(专利权)人：山东产研集成电路产业研究院有限公司，
类型：发明
国别省市：山东;37