一种DRAM内存驱动优化方法和装置制造方法及图纸

本发明专利技术公开一种DRAM内存驱动优化方法和装置，其中装置包括一个处理器和一组以上的DRAM内存芯片，所述处理器包括N组的内存数据接口，内存数据接口的数量大于DRAM内存芯片的数量，每组的所述内存数据接口包括一对DQS差分信号引脚和M位数据引脚，每组的所述DRAM内存芯片包括两个DRAM内存芯片，每个DRAM内存芯片包括M/2位的数据引脚和一对DQS差分信号，每组中的两个DRAM内存芯片组成M位数据引脚并与处理器的一组内存数据接口的M位数据引脚一对一连接。本方案每个内存芯片单独连接处理器的一对DQS差分信号引脚，这样不存在处理器的一对DQS差分信号引脚连接两个内存芯片的情况。从而避免了信号相位差带来的存储问题。

【技术实现步骤摘要】
一种DRAM内存驱动优化方法和装置
本专利技术涉及DRAM内存驱动
，尤其涉及一种DRAM内存驱动优化方法和装置。
技术介绍
当前SOC(系统级芯片)的DDRPHY接口(DDR物理层接口)设计，举例以8根DQ(DataInput/Output，数据输入输出)信号搭配一组DQS差分信号(DataStrobe)。其中DQ和DQS都是双向的。当SOC发起写入数据到内存时，由SOC的DDRPHY接口驱动DQS作为DQ的参考时钟，同步输出数据。此时SOC的DDRPHY的DQS和DQ为输出，DRAM内存芯片(memory)的DQS和DQ为输入，电平时序如图1所示。当SOC需要从内存读取DDR内存数据时，则由DRAM内存芯片驱动DQS作为DQ的参考时钟，同步输出数据，此时DDRPHY的DQS和DQ为输入，内存芯片的DQS和DQ为输出，电平时序如图2所示。其中，8根DQ搭配一组DQS差分对的设计，当外挂的是8bit/16bit/32bit的内存芯片时，不会出现问题，因为这些内存芯片也是8根DQ搭配一组DQS差分对。以8bit内存芯本文档来自技高网...

【技术保护点】
1.一种DRAM内存驱动优化方法，用于DRAM内存驱动优化装置，其特征在于，所述装置包括一个处理器和一组以上的DRAM内存芯片，所述处理器包括N组的内存数据接口，内存数据接口的数量大于DRAM内存芯片的数量，每组的所述内存数据接口包括一对DQS差分信号引脚和M位数据引脚，每组的所述DRAM内存芯片包括两个DRAM内存芯片，每个DRAM内存芯片包括M/2位的数据引脚和一对DQS差分信号，每组中的两个DRAM内存芯片组成M位数据引脚并与处理器的一组内存数据接口的M位数据引脚一对一连接，一组中的一个DRAM内存芯片的DQS差分信号引脚与该DRAM内存芯片所连接的一组内存数据接口的DQS差分信号引脚连...

【技术特征摘要】
1.一种DRAM内存驱动优化方法，用于DRAM内存驱动优化装置，其特征在于，所述装置包括一个处理器和一组以上的DRAM内存芯片，所述处理器包括N组的内存数据接口，内存数据接口的数量大于DRAM内存芯片的数量，每组的所述内存数据接口包括一对DQS差分信号引脚和M位数据引脚，每组的所述DRAM内存芯片包括两个DRAM内存芯片，每个DRAM内存芯片包括M/2位的数据引脚和一对DQS差分信号，每组中的两个DRAM内存芯片组成M位数据引脚并与处理器的一组内存数据接口的M位数据引脚一对一连接，一组中的一个DRAM内存芯片的DQS差分信号引脚与该DRAM内存芯片所连接的一组内存数据接口的DQS差分信号引脚连接，一组中的另一个DRAM内存芯片的DQS差分信号引脚与处理器一组空闲的内存数据接口的DQS差分信号引脚连接，所述空闲的内存数据接口的数据引脚不与DRAM内存芯片连接；所述方法包括如下步骤：
处理器获取存储数据到一组的DRAM内存芯片的数据存储请求；
处理器根据数据存储请求同时驱动该组的DRAM内存芯片所连接的处理器的两对DQS差分信号引脚发出相同信号，并通过该组的DRAM内存芯片所连接的处理器的数据引脚发送数据到DRAM内存芯片。


2.根据权利要求1所述的一种DRAM内存驱动优化方法，其特征在于，还包括步骤：
处理器获取从一组的DRAM内存芯片读取数据的数据读取请求；
处理器根据数据读取请求从驱动该组的DRAM内存芯片所连接的数据引脚所在的内存数据接口的DQS差分信号引脚获取差分信号，并通过该组的DRAM内存芯片所连接的处理器的数据引脚接收DRAM内存芯片的数据。


3.根据权利要求1所述的一种DRAM内存驱动优化方法，其特征在于：所述M位数据引脚为8位数据引脚。


4.根据权利要求1所述的一种DRAM内存驱动优化方法，其特征在于：所述DRAM内存芯片...

【专利技术属性】
技术研发人员：何灿阳，
申请(专利权)人：瑞芯微电子股份有限公司，
类型：发明
国别省市：福建;35