差分时钟矫正电路制造技术

本申请提供一种差分时钟矫正电路，连接于第一时钟信号线与第二时钟信号线之间，包括第一反相器和第一开关；第一开关串接于所述第一反相器与第一供电电源之间，或串接于第一反相器与电源地之间；第一反相器的输入端与所述第一时钟信号线连接，第一反相器的输出端与所述第二时钟信号线连接，第一开关的控制端与第二时钟信号线对应的输入信号线连接。在本申请实施例提供的差分时钟矫正电路中，第一开关的引入，使得差分同步电路与时钟信号线可能产生信号竞争时，断开差分同步电路，使得差分时钟信号决定差分输出信号的电平状态。由于断开差分同步电路避免了信号竞争的现象，从而避免了输出信号处于中间状态，使得输出信号不容易受到其他信号的干扰。

【技术实现步骤摘要】
差分时钟矫正电路
本申请涉及集成电路领域，具体而言，涉及一种差分时钟矫正电路。
技术介绍
时钟信号为驱动芯片中的时序逻辑器件发生翻转的信号，因此时钟信号的信号质量的好坏对芯片的运行有着较为重要的影响。现有技术中为了避免时钟信号受到周围其他信号的干扰，通常会采用差分时钟信号线传输时钟信号。差分时钟信号线由两根信号线组成，在时钟信号传输过程中，两条信号线的相位相反。差分信号在遭受周围信号的干扰时，两根信号线受到的干扰相同，可以实现两根信号线上的干扰相互抵消，差分时钟信号线具有一定的抗信号干扰能力。然而，在理想情况下，组成差分时钟信号线的两根信号线才能保持完美的反相关系，相位差始终保持在180度；通常情况下，两根信号线上的差分信号会出现不匹配的现象，即信号的相位差会偏离180度。为了减小不匹配的现象带来的影响，现有技术中在两根信号线之间引入差分同步电路。差分同步电路的引入，造成了信号竞争的现象，信号竞争使得差分输出信号处于非高非低的中间状态，容易受到其他信号的干扰。
技术实现思路
本申请实施例的目的在于提供一种差分时钟矫正电路，用以改善现有技术中的差分时钟矫正电路的容易受到其他信号的干扰的问题。第一方面，本申请实施例提供了一种差分时钟矫正电路，连接于第一时钟信号线与第二时钟信号线之间，包括第一反相器和第一开关；所述第一开关串接于所述第一反相器与第一供电电源之间，或串接于所述第一反相器与电源地之间；所述第一反相器的输入端与所述第一时钟信号线连接，所述第一反相器的输出端与所述第二时钟信号线连接，所述第一开关的控制端与所述第二时钟信号线对应的输入信号线连接。在上述的实施方式中，第一开关的引入，使得差分同步电路与时钟信号线可能产生信号竞争时，断开差分同步电路，使得时钟信号线的信号决定差分输出信号的电平状态。由于断开差分同步电路避免了信号竞争的现象，从而进一步避免了输出信号处于中间状态，使得输出信号不容易受到其他信号的干扰。在一个可能的设计中，所述第一开关串接于所述第一反相器与第一供电电源之间。在上述的实施方式中，第一开关可以串接于反相器与供电电源之间，在遇到差分时钟信号线均处于高电平状态，即差分输出信号均处于低电平状态时，第一开关可以根据第二时钟信号线的时钟信号控制，切断差分同步电路的导通，从而避免了第一时钟信号线的输出信号对第二时钟信号线的输出信号造成的影响，进而避免了第二时钟信号线的输出信号处于中间电平状态。在一个可能的设计中，还包括第二开关，所述第二开关串接于所述第一反相器与电源地之间，所述第二开关的控制端与所述第二时钟信号线对应的输入信号线连接。在上述的实施方式中，可以包括第一开关和第二开关。第一开关串接在第一反相器的供电端，在差分时钟信号线均处于高电平状态时，第一开关可以根据第二时钟信号线的时钟信号控制，切断差分同步电路的导通，避免第一时钟信号线的输出信号对第二时钟信号线的输出信号造成的影响。第二开关串接于第一反相器的接地端，在差分时钟信号线均处于低电平状态时，第二开关可以根据第二时钟信号线的时钟信号控制，切断差分同步电路的导通，避免第一时钟信号线的输出信号对第二时钟信号线的输出信号造成的影响。在一个可能的设计中，所述第一开关为PMOS管，所述第二开关为NMOS管。在上述的实施方式中，第一开关可以是控制端为低电平则导通的PMOS管，也可以为其他的低电平导通的开关元件，例如PNP三极管，第一开关的具体类型不应理解为是对本申请的限制。第二开关可以是控制端为高电平则导通的NMOS管，也可以为其他的高电平导通的开关元件，例如NPN三极管，第二开关的具体类型不应理解为是对本申请的限制。在一个可能的设计中，所述第一开关串接于所述第一反相器与电源地之间。在上述的实施方式中，第一开关可以串接在第一反相器与电源地之间。在差分时钟信号线均处于低电平状态时，第一开关可以根据第二时钟信号线的时钟信号控制，切断差分同步电路的导通，避免第一时钟信号线的输出信号对第二时钟信号线的输出信号造成的影响。在一个可能的设计中，所述第一开关为NMOS管。在上述的实施方式中，第一开关可以是控制端为高电平则导通的NMOS管，也可以为其他的高电平导通的开关元件，例如NPN三极管，第一开关的具体类型不应理解为是对本申请的限制。在一个可能的设计中，还包括第二反相器和第三开关；所述第三开关串接于所述第二反相器与第二供电电源之间，或串接于所述第二反相器与电源地之间；所述第二反相器的输入端与所述第二时钟信号线连接，所述第二反相器的输出端与所述第一时钟信号线连接，所述第三开关的控制端与所述第一时钟信号线对应的输入信号线连接。在上述的实施方式中，还可以包括输入端与第二时钟信号线连接，输出端与第一时钟信号线连接的第二反相器，以及串联在第二反相器的供电端或接地端的第三开关，第三开关的引入，使得差分同步电路与时钟信号线可能产生信号竞争时，断开差分同步电路，使得时钟信号线的信号决定差分输出信号的电平状态。在一个可能的设计中，所述第三开关串接于所述第二反相器与第二供电电源之间。在上述的实施方式中，第三开关可以串接于反相器与供电电源之间，在遇到差分时钟信号线均处于高电平状态，即差分输出信号均处于低电平状态时，第三开关可以根据第一时钟信号线的时钟信号控制，切断差分同步电路的导通，从而避免了第二时钟信号线的输出信号对第一时钟信号线的输出信号造成的影响，进而避免了第一时钟信号线的输出信号处于中间电平状态。在一个可能的设计中，还包括第四开关，所述第四开关串接于所述第二反相器与电源地之间，所述第四开关的控制端与所述第一时钟信号线对应的输入信号线连接。在上述的实施方式中，可以包括第三开关和第四开关。第三开关串接在第二反相器的供电端，在差分时钟信号线均处于高电平状态时，第三开关可以根据第一时钟信号线的时钟信号控制，切断差分同步电路的导通，避免第二时钟信号线的输出信号对第一时钟信号线的输出信号造成的影响。第四开关串接于第二反相器的接地端，在差分时钟信号线均处于低电平状态时，第四开关可以根据第一时钟信号线的时钟信号控制，切断差分同步电路的导通，避免第二时钟信号线的输出信号对第一时钟信号线的输出信号造成的影响。在一个可能的设计中，所述第三开关为PMOS管，所述第四开关为NMOS管。在上述的实施方式中，第三开关可以是控制端为低电平则导通的PMOS管，也可以为其他的低电平导通的开关元件，例如PNP三极管，第三开关的具体类型不应理解为是对本申请的限制。第四开关可以是控制端为高电平则导通的NMOS管，也可以为其他的高电平导通的开关元件，例如NPN三极管，第四开关的具体类型不应理解为是对本申请的限制。在一个可能的设计中，所述第三开关串接于所述第二反相器与电源地之间。第三开关串接于第二反相器的接地端，在差分时钟信号线均处于低电平状态时，第三开关可以根据第一时钟信号线的时钟信号控制，切断差分同步电路的导通，避免第二时钟信号线的输出信号对第一时钟信号线的输出本文档来自技高网...

【技术保护点】
1.一种差分时钟矫正电路，其特征在于，连接于第一时钟信号线与第二时钟信号线之间，所述第一时钟信号线与所述第二时钟信号线用于传输一对差分信号，所述差分时钟矫正电路包括第一反相器和第一开关；/n所述第一开关串接于所述第一反相器与第一供电电源之间，或串接于所述第一反相器与电源地之间；/n所述第一反相器的输入端与所述第一时钟信号线连接，所述第一反相器的输出端与所述第二时钟信号线连接，所述第一开关的控制端与所述第二时钟信号线对应的输入信号线连接。/n

【技术特征摘要】
1.一种差分时钟矫正电路，其特征在于，连接于第一时钟信号线与第二时钟信号线之间，所述第一时钟信号线与所述第二时钟信号线用于传输一对差分信号，所述差分时钟矫正电路包括第一反相器和第一开关；
所述第一开关串接于所述第一反相器与第一供电电源之间，或串接于所述第一反相器与电源地之间；
所述第一反相器的输入端与所述第一时钟信号线连接，所述第一反相器的输出端与所述第二时钟信号线连接，所述第一开关的控制端与所述第二时钟信号线对应的输入信号线连接。


2.根据权利要求1所述的差分时钟矫正电路，其特征在于，所述第一开关串接于所述第一反相器与第一供电电源之间。


3.根据权利要求2所述的差分时钟矫正电路，其特征在于，还包括第二开关，所述第二开关串接于所述第一反相器与电源地之间，所述第二开关的控制端与所述第二时钟信号线对应的输入信号线连接。


4.根据权利要求3所述的差分时钟矫正电路，其特征在于，所述第一开关为PMOS管，所述第二开关为NMOS管。


5.根据权利要求1所述的差分时钟矫正电路，其特征在于，所述第一开关串接于所述第一反相器与电源地之间。


6.根据权利要求5所述的差分时钟矫正电路，其...

【专利技术属性】
技术研发人员：张伟，黄瑞锋，
申请(专利权)人：海光信息技术股份有限公司，
类型：发明
国别省市：天津;12