TS数据包和CPU数据包的传输控制方法技术

本发明专利技术公开了一种TS数据包和CPU数据包的传输控制方法，包括以下步骤：步骤S10，获取TS数据包；步骤S20，根据标识ID将不同种类的TS数据包传输至对应的输出逻辑通道；步骤S30，按照每个输出逻辑通道流量的大小将流量大的输出逻辑通道里的TS数据包优先传输至封装模块；步骤S40，封装模块接收CPU数据包和TS数据包，对CPU数据包进行封装，对TS数据包进行封装；步骤S50，封装模块将发送至外接终端，其中，CPU数据包的发送优先级高于TS数据包的发送优先级。本发明专利技术的TS数据包和CPU数据包的传输控制方法，解决输出逻辑通道的拥堵问题，防止输出通道数据溢出和丢失；封装好的CPU数据包优先传输至外接终端，更加合理化和提高实用性。

【技术实现步骤摘要】
TS数据包和CPU数据包的传输控制方法
本专利技术属于光纤通信以及三网融合
，尤其涉及一种TS数据包和CPU数据包的传输控制方法。
技术介绍
目前，绝大部分的家庭内部网络只支持百兆带宽，同时，所有的家庭终端的视频解码芯片只能支持1G及以下带宽输入，对于总输入带宽超过1G以上的视频IP数据包，需要通过常规的高性能交换/路由芯片进行IP包的选择、过滤，或通过专用的、支持高速输入ASIC进行IP包的过滤，使其输出小于1G或100M带宽，才能送到家庭终端解码芯片进行视频解码或通过家庭网络送到多个终端进行解码。而由于在通信中涵盖数据类型较多，不仅包括TS流，也包括IP流，因此对家庭多终端、复杂组网环境，特别是无线WIFI网络，带来巨大网络流量的压力，甚至造成拥塞。因此，现有技术有待于改善。
技术实现思路
本专利技术的主要目的在于提出一种TS数据包和CPU数据包的传输控制方法，旨在解决
技术介绍
中所提及的技术问题。本专利技术的一种TS数据包和CPU数据包的传输控制方法，包括以下步骤：步骤S10，获取TS数据包；步骤S20，根据标识ID将不同种类的TS数据包传输至对应的输出逻辑通道；步骤S30，按照每个输出逻辑通道流量的大小将流量大的输出逻辑通道里的TS数据包优先传输至封装模块；步骤S40，封装模块接收CPU数据包和TS数据包，对CPU数据包进行封装，对TS数据包进行封装；步骤S50，封装模块将发送至外接终端，其中，CPU数据包的发送优先级高于TS数据包的发送优先级。优选地，步骤S10具体包括：步骤S11，TS数据包缓存模块通过AXI总线从SRAM/DDR2/DDR3中接收若干数据包；步骤S12，根据字节信息提取TS数据包。优选地，步骤S40具体包括：步骤S41，CPU通过APB总线把CPU数据包写入CPU发包缓存模块，CPU发包缓冲模块将CPU数据包发送至封装模块；步骤S42，封装模块接收TS数据包；步骤S43，将TS数据包和第一IP地址进行封装形成第一IP包，将CPU数据包和第二IP地址进行封装形成第二IP包。优选地，步骤S30具体包括：步骤S31，计算每个逻辑输出通道的流量大小；步骤S32，按照流量由大到小顺序依次将流量大的输出通道里的TS数据包优先传输至封装模块。优选地，第一IP包里封装的TS数据包数目由CPU配置，第一IP包中TS数据包的数量为1-7个。本专利技术的TS数据包和CPU数据包的传输控制方法，解决输出逻辑通道的拥堵问题，防止输出通道数据溢出和丢失；封装好的CPU数据包优先传输至外接终端，更加合理化和提高实用性。附图说明图1为本专利技术的TS数据包和CPU数据包的传输控制方法的第一实施例流程示意图；图2为本专利技术第一实施例中步骤S10的细化流程示意图；图3为本专利技术第一实施例中步骤S40的细化流程示意图；图4为本专利技术第一实施例中步骤S30的细化流程示意图；图5为与本专利技术对应的TS数据包和CPU数据包的传输控制系统；图6为TS数据包的结构示意图。本专利技术目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。具体实施方式应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。需要注意的是，相关术语如“第一”、“第二”等可以用于描述各种组件，但是这些术语并不限制该组件。这些术语仅用于区分一个组件和另一组件。例如，不脱离本专利技术的范围，第一组件可以被称为第二组件，并且第二组件类似地也可以被称为第一组件。术语“和/或”是指相关项和描述项的任何一个或多个的组合。如图1所示；图1为本专利技术的TS数据包和CPU数据包的传输控制方法的第一实施例流程示意图；本专利技术的一种TS数据包和CPU数据包的传输控制方法，包括以下步骤：步骤S10，获取TS数据包；比如，从骨干网广播的节目数据中提取TS数据包；而骨干网广播的节目数据为多节目复用传输流（MPTS）；直接将骨干网的IP数据包中的TS数据包提取出来，显著降低网络带宽要求；在步骤S10中，如图2所示，具体地包括：步骤S11，TS数据包缓存模块通过AXI总线从SRAM/DDR2/DDR3中接收若干数据包；起到高速提取若干数据包作用；步骤S12，根据字节信息提取TS数据包。在步骤S12，字节信息包括“47H”字节。即在SRAM/DDR2/DDR3中根据“47H”字节提取TS数据包（如图6所示）；直接识别“47H”，以确定其为TS数据包，则提取；能够大大提高提取效率。TS数据包包括视频流或者节目流。更优选地，在步骤S12之后包括：步骤S13，进行获取TS数据包的码率，判断码率是否小于预设码率阈值，如果小于则执行步骤S20；基于步骤S13设置，起到效果是去筛选TS数据包，防止码率大的TS数据包进入逻辑通道，导致对应的逻辑通道缓存出现数据溢出和丢失，解决各个逻辑通道的拥堵问题，同时让外接终端以最小延时获取TS数据。在执行完上述步骤S13之后，执行步骤S20，根据标识ID将不同种类的TS数据包传输至对应的输出逻辑通道；标识ID包括TS数据包的编码的前四位；编码可理解为TS数据包的命名格式；比如一个TS数据包命名为0000011001X；则该TS数据包的前四位0000表示其标识ID。不同种类的TS数据包内所包含的音视频数据的种类不同，比如科学节目或者财经节目。在步骤S20中；根据标识ID的不同，确认不同种类的TS数据包，将不同种类的TS数据包传输至不同的输出逻辑通道；步骤S30，按照每个输出逻辑通道流量的大小将流量大的输出逻辑通道里的TS数据包优先传输至封装模块；如图4所示，步骤S30具体包括：步骤S31，计算每个逻辑输出通道的流量大小；其中，每个逻辑通道里的TS数据包流量大小不同，比如第一逻辑输出通道中具有两个TS数据包，1个数据包为1080P音视频数据，另一个TS数据包为480P音视频数据，其总流量为1兆；而第二逻辑输出通道具有1个TS数据包，该1个TS数据包为480P，第二逻辑通道的总流量为0.5兆；步骤S32，按照流量由大到小顺序先后将流量大的输出通道里的TS数据包优先传输至封装模块。在执行完步骤S30之后，执行步骤S40，封装模块接收CPU数据包和TS数据包，对CPU数据包进行封装，对TS数据包进行封装；在步骤S40中，CPU数据包包括控制信令，用来和外接终端握手通讯；即TS数据包封装和CPU信令控制包封装是互相独立的，需要各自结合对应IP地址进行封装。TS数据包和信令控制包分开来独立封装，避免互相干扰。其中，如图3所示，步骤S40具体包括：步骤S41，CPU通过APB总线把CPU数据包写入CPU发包缓存模块，CPU发包缓冲模块将CPU数据包发送至封装模块；步骤S42，封装模块接收TS数据包；步骤S43，本文档来自技高网...

【技术保护点】
1.一种TS数据包和CPU数据包的传输控制方法，其特征在于，包括以下步骤：/n步骤S10，获取TS数据包；/n步骤S20，根据标识ID将不同种类的TS数据包传输至对应的输出逻辑通道；/n步骤S30，按照每个输出逻辑通道流量的大小将流量大的输出逻辑通道里的TS数据包优先传输至封装模块；/n步骤S40，封装模块接收CPU数据包和TS数据包，对CPU数据包进行封装，对TS数据包进行封装；/n步骤S50，封装模块将封装好的数据包发送至外接终端，其中，CPU数据包的发送优先级高于TS数据包的发送优先级。/n

【技术特征摘要】
1.一种TS数据包和CPU数据包的传输控制方法，其特征在于，包括以下步骤：
步骤S10，获取TS数据包；
步骤S20，根据标识ID将不同种类的TS数据包传输至对应的输出逻辑通道；
步骤S30，按照每个输出逻辑通道流量的大小将流量大的输出逻辑通道里的TS数据包优先传输至封装模块；
步骤S40，封装模块接收CPU数据包和TS数据包，对CPU数据包进行封装，对TS数据包进行封装；
步骤S50，封装模块将封装好的数据包发送至外接终端，其中，CPU数据包的发送优先级高于TS数据包的发送优先级。


2.如权利要求1所述TS数据包和CPU数据包的传输控制方法，其特征在于，步骤S10具体包括：
步骤S11，TS数据包缓存模块通过AXI总线从SRAM/DDR2/DDR3中接收若干数据包；
步骤S12，根据字节信息提取TS数据包。


3.如权利要...

【专利技术属性】
技术研发人员：王展，秦明伟，余忠慧，
申请(专利权)人：深圳一晶宽频科技有限公司，
类型：发明
国别省市：广东;44