一种通过耳机孔进行芯片熔丝修调的电路制造技术

本实用新型专利技术公开了一种通过耳机孔进行芯片熔丝修调的电路，所述电路设置有IIC数据通讯端，所述电路包括OTP单元、与门NAND1、与门NAND2、与门NAND3、地址编码器、熔丝检测电路、选择器MUX1、选择器MUX2和锁存器LATCH，所述OTP单元与与门NAND1、与门NAND2、与门NAND3及选择器MUX1连接，所述地址编码器与与门NAND1、与门NAND2、与门NAND3连接，所述OTP单元还与锁存器LATCH、熔丝检测电路连接，所述锁存器LATCH分别连接到选择器MUX1、选择器MUX2上，所述选择器MUX1连接到选择器MUX2上，所述熔丝检测电路还连接到选择器MUX1和选择器MUX2上。本实用新型专利技术可通过耳机预留的3.5mm耳机孔对耳机内部的芯片进行修调，修调操作更便利，有利于降低耳机的生产成本，提高耳机的生产效率。

【技术实现步骤摘要】
一种通过耳机孔进行芯片熔丝修调的电路
：本技术属于集成电路芯片内部
，特别涉及一种通过耳机孔进行芯片熔丝修调的电路。
技术介绍
：在主动降噪(ANC)耳机中，每一部降噪耳机除了衬垫和扬声器声腔等机械组件之外，还需要扬声器和主动降噪麦克风等电声组件，这些组件结合在一起就决定了耳机的频率和相位特性，即使同一款耳机因为不同组件的细微差异都会导致每个降噪耳机的频率、相位特性存在较大差异。通过调节降噪芯片内部的运算放大器增益从而修调了降噪芯片外围的滤波器电路的幅频特性和相频特性，这样就可以保证了同一款产品的每一部降噪耳机都有相同的降噪特性，保证的产品的一致性。降噪芯片需要进行修调时，通常是在一个成品耳机中，常用的熔丝修调方式都是需要芯片配置专用的测试pin脚和连线，这样在耳机生产时需要将测试线连接到耳机内部的降噪芯片上。采用这种熔丝修调方式会影响耳机生产厂商的加工成本和效率，同时也较难进行大规模的生产与测试。降噪耳机都会设置一个3.5mm耳机孔，以备当降噪耳机没有电时，可以通过3.5mm耳机插入播放设备继续使用，通过预留的3.5mm耳机孔为外部的测试单片机与降噪芯片通讯保留了可能性。公开于该
技术介绍
部分的信息仅仅旨在增加对本技术的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
技术实现思路
：本技术的目的在于提供一种通过耳机孔进行芯片熔丝修调的电路，从而克服上述现有技术中的缺陷。为实现上述目的，本技术提供了一种通过耳机孔进行芯片熔丝修调的电路，所述电路设置有IIC数据通讯端，所述电路包括OTP单元、与门NAND1、与门NAND2、与门NAND3、地址编码器、熔丝检测电路、选择器MUX1、选择器MUX2和锁存器LATCH，所述OTP单元与与门NAND1、与门NAND2、与门NAND3及选择器MUX1连接，所述地址编码器与与门NAND1、与门NAND2、与门NAND3连接，所述OTP单元还与锁存器LATCH、熔丝检测电路连接，所述锁存器LATCH分别连接到选择器MUX1、选择器MUX2上，所述选择器MUX1连接到选择器MUX2上，所述熔丝检测电路还连接到选择器MUX1和选择器MUX2上。所述OTP单元有8个，所述8个OTP单元组成一个8位寄存器8bit_REG。所述每个OTP单元均连接有数据的读写控制端、数据的写输入端、数据输出端及熔丝状态检测端。所述OTP单元由依次连接的存储单元SRAM_UNIT、与非门NAND1、与非门NAND1、NMOS管N1、PMOS管P1组成，所述NMOS管N1接地，所述NMOS管N1还连接有熔丝，所述熔丝连接到VDD电源接口。所述地址编码器由3个相同的反相器INV和8个相同的与非门NAND连接，所述8个相同的与非门NAND分别连接到3个相同的反相器INV上。所述熔丝检测电路包括电压比较器CMP1、电压比较器CMP2、电阻R1、电阻R2、电阻R3、电阻R4和电阻R5，所述电压比较器CMP1分别连接到熔丝两端。采用本技术的技术方案一方面具有以下有益效果：本技术在电路上设置IIC数据通讯端，通过ICC数据通讯端实现外部与耳机芯片的数据通讯，从而对耳机芯片进行数据的读写操作，完成耳机内部芯片的修调过程；其中OTP单元设置有熔丝，通过熔丝的断开和闭合实现数据的写操作，同时该电路设置有熔丝检测电路，可读取每个熔丝的状态，从而更便于完成数据的读写操作。附图说明：图1为本技术通过耳机孔进行芯片熔丝修调时的整体示意图；图2为本技术的一种通过耳机孔进行芯片熔丝修调的电路示意图；图3为本技术的一种通过耳机孔进行芯片熔丝修调的电路中OTP单元示意图；图4为本技术的一种通过耳机孔进行芯片熔丝修调的电路中8位寄存器8bit_REG示意图；图5为本技术的一种通过耳机孔进行芯片熔丝修调的电路中地址编码器示意图；图6为本技术的一种通过耳机孔进行芯片熔丝修调的电路中熔丝检测电路示意图；附图标记：101-IIC数据通讯端、102-地址编码器、103-熔丝检测电路、104-锁存器LATCH、105-OTP单元读写控制端、106-OTP单元数据的写输入端、107-OTP单元数据输出端、108-OTP单元熔丝状态检测端、109-熔丝。具体实施方式：下面对本实用技术的具体实施方式进行详细描述，但应当理解本技术的保护范围并不受具体实施方式的限制。除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。如图1-6所示，一种通过耳机孔进行芯片熔丝修调的电路，所述电路设置有IIC数据通讯端101，所述电路包括OTP单元、与门NAND1、与门NAND2、与门NAND3、地址编码器102、熔丝检测电路103、选择器MUX1、选择器MUX2和锁存器LATCH104，所述OTP单元与与门NAND1、与门NAND2、与门NAND3及选择器MUX1连接，所述地址编码器102与与门NAND1、与门NAND2、与门NAND3连接，所述OTP单元还与锁存器LATCH104、熔丝检测电路103连接，所述锁存器LATCH104分别连接到选择器MUX1、选择器MUX2上，所述选择器MUX1连接到选择器MUX2上，所述熔丝检测电路103还连接到选择器MUX1和选择器MUX2上。所述OTP单元有8个，所述8个OTP单元组成一个8位寄存器8bit_REG。所述每个OTP单元均连接有数据的读写控制端105、数据的写输入端106、数据输出端107及熔丝状态检测端108。所述OTP单元由依次连接的存储单元SRAM_UNIT、与非门NAND1、与非门NAND1、NMOS管N1、PMOS管P1组成，所述NMOS管N1接地，所述NMOS管N1还连接有熔丝109，所述熔丝109连接到VDD电源接口。所述地址编码器102由3个相同的反相器INV和8个相同的与非门NAND连接，所述8个相同的与非门NAND分别连接到3个相同的反相器INV上。所述熔丝检测电路103包括电压比较器CMP1、电压比较器CMP2、电阻R1、电阻R2、电阻R3、电阻R4和电阻R5，所述电压比较器CMP1分别连接到熔丝109两端。实施时，耳机预留的3.5mm耳机孔通过3.5mm双公头耳机连接线与外部熔丝修调盒(主要由32位单片机和一个3.5mm耳机孔)进行连接实现通讯；在对耳机芯片进行熔丝修调操作时，先通过IIC数据通讯端101将调试数据由DIN<0:7>写入8位寄存器8bit_REG中，其中数据会临时存储到OTP单元的存储单元SRAM_UNIT中，同时数据由DOUT<0:7>输出到特定的电路，完成验证。再通过DIN<0:7>本文档来自技高网...

【技术保护点】
1.一种通过耳机孔进行芯片熔丝修调的电路，其特征在于：所述电路设置有IIC数据通讯端，所述电路包括OTP单元、与门NAND1、与门NAND2、与门NAND3、地址编码器、熔丝检测电路、选择器MUX1、选择器MUX2和锁存器LATCH，所述OTP单元与与门NAND1、与门NAND2、与门NAND3及选择器MUX1连接，所述地址编码器与与门NAND1、与门NAND2、与门NAND3连接，所述OTP单元还与锁存器LATCH、熔丝检测电路连接，所述锁存器LATCH分别连接到选择器MUX1、选择器MUX2上，所述选择器MUX1连接到选择器MUX2上，所述熔丝检测电路还连接到选择器MUX1和选择器MUX2上。/n

【技术特征摘要】
1.一种通过耳机孔进行芯片熔丝修调的电路，其特征在于：所述电路设置有IIC数据通讯端，所述电路包括OTP单元、与门NAND1、与门NAND2、与门NAND3、地址编码器、熔丝检测电路、选择器MUX1、选择器MUX2和锁存器LATCH，所述OTP单元与与门NAND1、与门NAND2、与门NAND3及选择器MUX1连接，所述地址编码器与与门NAND1、与门NAND2、与门NAND3连接，所述OTP单元还与锁存器LATCH、熔丝检测电路连接，所述锁存器LATCH分别连接到选择器MUX1、选择器MUX2上，所述选择器MUX1连接到选择器MUX2上，所述熔丝检测电路还连接到选择器MUX1和选择器MUX2上。


2.根据权利要求1所述的一种通过耳机孔进行芯片熔丝修调的电路，其特征在于：所述OTP单元有8个，所述8个OTP单元组成一个8位寄存器8bit_REG。


3.根据权利要求2所述的一种通过耳机孔进行芯片熔丝修调的电路，其特征在于：所...

【专利技术属性】
技术研发人员：郑云华，吕腾飞，
申请(专利权)人：合肥矽景电子有限责任公司，
类型：新型
国别省市：安徽;34