一种基于多计算单元的并行RAM访问架构及访问方法技术

本发明专利技术涉及服务器数据处理技术领域，提供一种基于多计算单元的并行RAM访问架构及访问方法,包括寄存器、地址仲裁模块、地址映射模块、内存读写模块以及若干个AIPU接口模块，每一个AIPU单元通过所述地址映射模块的映射计算访问所有的RAM的空间，所有AIPU单元可同时工作，不仅能大幅度提高内存带宽，还能满足AIPU之间相互数据交互，简化了AIPU之间数据交互的复杂度，简化了AIPU在芯片上布置的难度，大大提高了AI应用的计算效率。

【技术实现步骤摘要】
一种基于多计算单元的并行RAM访问架构及访问方法
本专利技术属于服务器数据处理
，尤其涉及一种基于多计算单元的并行RAM访问架构及访问方法。
技术介绍
人工智能即赋予机器人的智能，使机器替代人类完成某些工作。实现人工智能的基础方法为机器学习，是使用算法来解析数据、从中学习，然后对真实世界中的事件做出决策和预测。与传统的为解决特定任务、硬编码的软件程序不同，机器学习是用大量的数据来“训练”，通过各种算法从数据中学习完成任务方法，从而解决或处理某一类任务。机器学习直接来源于早期的人工智能领域。传统算法包括决策树学习、推导逻辑规划、聚类、强化学习和贝叶斯网络等等。深度学习是实现机器学习的一种技术，通过建立深度的人工神经网络，经过大量数据的训练和学习，使神经网络能够准确的分析输入数据的特征，从而使机器做出精确的判断。因此，深度学习对计算机系统的性能和带宽有较高的要求。整个1980年代和1990年代初期，计算机系统一直受到CPU性能相对较慢的瓶颈的困扰，从而限制了应用程序可以执行的操作。在摩尔定律的推动下，晶体管的数量多年来显着增加，从而改本文档来自技高网...

【技术保护点】
1.一种基于多计算单元的并行RAM访问架构，其特征在于，包括寄存器、地址仲裁模块、地址映射模块、内存读写模块以及若干个AIPU接口模块，每一个AIPU单元对应一个RAM；/n若干个AIPU接口模块分别与对应的AIPU单元连接，用于接收所述AIPU单元的数据读写信息，并将接收到的数据读写信息缓存到相应的先入先出队列FIFO中，其中，所述数据读写信息包括读写命令、读写数据、读写地址以及读写长度；/n所述寄存器，用于保存包含读写模式、存储起始地址、存储空间大小以及写数据大小在内的数据信息；/n所述地址仲裁模块，分别与所述寄存器和若干个所述AIPU接口模块连接，用于对所述先入先出队列FIFO的数据状态...

【技术特征摘要】
1.一种基于多计算单元的并行RAM访问架构，其特征在于，包括寄存器、地址仲裁模块、地址映射模块、内存读写模块以及若干个AIPU接口模块，每一个AIPU单元对应一个RAM；
若干个AIPU接口模块分别与对应的AIPU单元连接，用于接收所述AIPU单元的数据读写信息，并将接收到的数据读写信息缓存到相应的先入先出队列FIFO中，其中，所述数据读写信息包括读写命令、读写数据、读写地址以及读写长度；
所述寄存器，用于保存包含读写模式、存储起始地址、存储空间大小以及写数据大小在内的数据信息；
所述地址仲裁模块，分别与所述寄存器和若干个所述AIPU接口模块连接，用于对所述先入先出队列FIFO的数据状态进行判断，并依据所述寄存器的读写模式，读取相应的数据读写信息，并将所述数据读写信息中读写命令和读写地址发送给所述地址映射模块；
所述地址映射模块，分别与所述地址仲裁模块、n个扩展的RAM连接，用于利用连续的虚拟存储空间映射n个RAM的不连续空间，并计算出内存读写地址；
所述内存读写模块，与所述地址映射模块连接，用于根据计算得到的内存读写地址读写RAM，并答复对应的AIPU单元；
其中，每一个AIPU单元通过所述地址映射模块的映射计算访问所有的RAM的空间，所有AIPU单元可同时工作。


2.根据权利要求1所述的基于多计算单元的并行RAM访问架构，其特征在于，每一个扩展RAM和所述地址映射模块映射出的虚拟存储空间均包括输入数据空间、输出数据空间和卷积核空间。


3.根据权利要求2所述的基于多计算单元的并行RAM访问架构，其特征在于，所述扩展RAM包括RAM0和RAM1，所述AIPU单元包括第一AIPU单元和第二AIPU单元；
所述第一AIPU单元命令地址为addr，根据虚拟RAM的三部分空间的起始地址A0、B0、C0判断该地址所在段的起始地址addr_st，空间大小data_size，对应RAM的偏移地址addr_base；
根据命令地址相对于起始地址add_st的偏移delta_addr判断命令地址对应的RAM编号ram_sel以及在RAM中的偏移delta_addr_ram；
根据计算出的基地址addr_base，地址偏移delta_addr_ram，RAM编号ram_sel合成内存读写地址addr_ram。


4.根据权利要求2所述的基于多计算单元的并行RAM访问架构，其特征在于，所述RAM的读写模式包括单独读写模式和并发读写模式。


5.根据权利要求4所述的基于多计算单元的并行RAM访问架构，其特征在于，当RAM的读写模式为单独读写模式时，根据所述地址映射模块映射到的地址，读写RAM。


6.根据权利要求4所述的基于多计算单元的并行RAM访问架构，其特征在于，当RAM的读写模式为并发读写模式时，判断并发读写的内存读写地址是否一致；
当判定并发读写的内存读写地...

【专利技术属性】
技术研发人员：贾兆荣，
申请(专利权)人：苏州浪潮智能科技有限公司，
类型：发明
国别省市：江苏;32