一种提高高速链路损耗评估精度的方法及系统技术方案

本发明专利技术实施例公开了一种提高高速链路损耗评估精度的方法及系统，涉及板卡设计技术领域。其方法包括：基于典型阻抗、芯片封装及PCB印制线的阻抗变量搭建工程链路，生成各阻抗变量值组合的整链路方案；对整链路方案进行无源仿真模拟，并收集其方案下对应的链路损耗数据；分析链路损耗数据，判断在各种阻抗变换组合下的最大链路损耗值是否小于规范损耗值，若是，则整链路损耗评估完成；若否，则优化整链路方案设计，重新对整链路方案进行无源仿真模拟。本发明专利技术解决了现有的高速链路损耗评估方法中实际通道传输损耗超过前期预估损耗的风险隐患，能够较好的覆盖实际生产时阻抗偏差带来的信号反射对通道传输损耗的影响，提升信号链路的损耗评估质量。

【技术实现步骤摘要】
一种提高高速链路损耗评估精度的方法及系统
本专利技术实施例涉及板卡设计
，具体来说涉及一种提高高速链路损耗评估精度的方法及系统。
技术介绍
目前在高速服务器的主板设计中，随着高速信号速率的提升，如PCIE5.032Gbps和UPI2.024Gbps等信号的应用，为支持长走线距离传输，通常在项目方案评估时，会利用针对这些高速信号允许的通道损耗规范数值进行整链路通道衰减评估，以此来判断信号长距离传输时是否会因传输通道损耗而超标，当信号在芯片接收端无法有效识别时，会影响高速信号的传输质量。例如对于UPI2.024Gbps速率信号，协议定义信号链路是-36dB损耗，因而在项目评估时，工程师通常按照链路通道以典型阻抗值下的损耗进行模拟预估，而在某些项目板卡打样测试时，会发现链路损耗超出前期预估损耗值，其原因在于：一是通道链路在PCB加工时存在阻抗偏差，即加工后PCB印制线阻抗值在目标阻抗值上限或偏下限，PCB印制线阻抗的不匹配会产生信号反射作用，从而导致信号链路波形发生变化；二是芯片封装也会产生阻抗偏差变化，导致实际设计板卡整通道链路损耗超过前期预本文档来自技高网...

【技术保护点】
1.一种提高高速链路损耗评估精度的方法，其特征在于，包括以下步骤：/n基于典型阻抗、芯片封装及PCB印制线的阻抗变量搭建工程链路，生成各阻抗变量值组合的整链路方案；/n对整链路方案进行无源仿真模拟，并收集其方案下对应的链路损耗数据；/n分析链路损耗数据，判断在各种阻抗变换组合下的最大链路损耗值是否满足规范损耗值，/n若最大链路损耗值小于规范损耗值，则整链路损耗评估完成；/n若最大链路损耗值不小于规范损耗值，则优化整链路方案设计，重新对整链路方案进行无源仿真模拟。/n

【技术特征摘要】
1.一种提高高速链路损耗评估精度的方法，其特征在于，包括以下步骤：
基于典型阻抗、芯片封装及PCB印制线的阻抗变量搭建工程链路，生成各阻抗变量值组合的整链路方案；
对整链路方案进行无源仿真模拟，并收集其方案下对应的链路损耗数据；
分析链路损耗数据，判断在各种阻抗变换组合下的最大链路损耗值是否满足规范损耗值，
若最大链路损耗值小于规范损耗值，则整链路损耗评估完成；
若最大链路损耗值不小于规范损耗值，则优化整链路方案设计，重新对整链路方案进行无源仿真模拟。


2.根据权利要求1所述的一种提高高速链路损耗评估精度的方法，其特征在于，所述基于典型阻抗、芯片封装及PCB印制线的阻抗变量搭建工程链路，其阻抗变量搭建具体采用低阻抗、普通阻抗及高阻抗三种阻抗值变量进行组合选配。


3.根据权利要求1所述的一种提高高速链路损耗评估精度的方法，其特征在于，所述生成各阻抗变量值组合的整链路方案，具体采用试验因子方式，生成各阻抗变量值组合的链路方案。


4.根据权利要求1所述的一种提高高速链路损耗评估精度的方法，其特征在于，所述分析链路损耗数据，具体采用统计方式中的UPM方法进行链路损耗数据分析，并以此查看链路损耗在百万个阻抗变化组合方案下的最大链路损耗值。


5.根据权利要求1所述的一种提高高速链路损耗评估精度的方法，其特征在于，所述优化整链路方案设计具体包括优化走线长度及单元允许损耗。

【专利技术属性】
技术研发人员：武宁，
申请(专利权)人：苏州浪潮智能科技有限公司，
类型：发明
国别省市：江苏;32