基于FPGA的DDR3读写控制器及矩阵转置实现方法技术

本发明专利技术属于雷达信号处理技术领域，公开了一种基于FPGA的DDR3读写控制器及矩阵转置实现方法，在DDR3 IP的基础上，优化用户接口的控制，提出DDR3的读写控制器设计方案。然后结合DDR3内部实际地址与用户接口地址的映射关系，总结实现矩阵转置操作需要的地址控制逻辑，进一步通过对矩阵的分块操作，使得矩阵转置时的读写速率得到均衡。通过尽量少的跳行读写，提升系统整体的效率。本发明专利技术采用FPGA和DDR3的处理结构，根据矩阵转置的寻址特点，结合DDR3器件特性，设计读写控制器优化底层控制逻辑；通过实际地址与用户接口地址的映射，采用分块矩阵均衡读写，从而提高系统整体的矩阵转置效率。

【技术实现步骤摘要】
基于FPGA的DDR3读写控制器及矩阵转置实现方法
本专利技术涉及雷达信号处理
，具体涉及一种基于FPGA的DDR3读写控制器及矩阵转置实现方法。
技术介绍
随着雷达技术的发展，超高速和宽带信号实时采样已经成为了基本需求，为了与高数据率相匹配，需要设计合适的数据缓存结构，使用DDRSDRAM配合FPGA是一种高效的解决方案，能够很好的满足实时信号处理系统中高速，大量数据缓存的需求。DDR(DoubleDateRateSDRAM)是双倍速率同步动态随机存储器，双倍速率的含义是在时钟的上升沿和下降沿都会采样数据，相当于把数据采样频率提高了一倍。DDR3通过“Fly-By”结构和动态片上匹配技术，对于信号完整性的改善效果明显。在对DDR3进行顺序读写的情况下，数据传输速率为系统时钟频率的8倍，降低了系统功耗的同时也提高了整体的性能。镁光的MT41J256M16系列存储芯片，单片数据位宽16bit，地址空间有256M。包含8个Bank，每个Bank内部包括15行，10列，32M个存储单元。将两片拼接进行数据位宽的扩展，寻址指令会同时操作两本文档来自技高网...

【技术保护点】
1.基于FPGA的DDR3读写控制器，其特征在于，DDR3的读写控制通过FPGA实现，所述DDR3读写控制器包括写入数据/指令缓冲FIFO模块、读出指令缓冲FIFO模块、读出数据缓冲FIFO模块和DDR3 IP核；/n所述写入数据/指令缓冲FIFO模块，用于接收跨时钟域接收到的写入数据和写入指令，将写入数据和写入指令集成于该模块，使两者的时序约束保持一致，输出信号对应连接到DDR3 IP核的用户接口上；/n所述读出指令缓冲FIFO模块，向DDR3 IP核发送读取数据的指令，跨时钟域的读取数据指令通过读出指令缓冲FIFO进行缓冲，同时向DDR3 IP核发送读指令和读地址，经过若干个时钟周期后从D...

【技术特征摘要】
1.基于FPGA的DDR3读写控制器，其特征在于，DDR3的读写控制通过FPGA实现，所述DDR3读写控制器包括写入数据/指令缓冲FIFO模块、读出指令缓冲FIFO模块、读出数据缓冲FIFO模块和DDR3IP核；
所述写入数据/指令缓冲FIFO模块，用于接收跨时钟域接收到的写入数据和写入指令，将写入数据和写入指令集成于该模块，使两者的时序约束保持一致，输出信号对应连接到DDR3IP核的用户接口上；
所述读出指令缓冲FIFO模块，向DDR3IP核发送读取数据的指令，跨时钟域的读取数据指令通过读出指令缓冲FIFO进行缓冲，同时向DDR3IP核发送读指令和读地址，经过若干个时钟周期后从DDR3存储器中读取出数据；
所述读出数据缓冲FIFO模块：用于缓存DDR3IP核跨时钟域传输的输出数据；
所述DDR3IP核：在例化时确定用户接口和物理层的时钟，且物理层与用户接口的读写数据位宽比例是物理层与用户接口时钟比例的两倍。


2.根据权利要求1所述的基于FPGA的DDR3读写控制器，其特征在于，所述DDR3读写控制器具有读写控制状态机，其包含空闲状态、连续写状态和连续读状态，且写入操作优先级高于读取操作优先级，同时设置反馈控制信号，确保在单次读取指令被读出之后，才能进行下一次的读取操作。


3.根据权利要求1所述的基于FPGA的DDR3读写控制器，其特征在于，所述DDR3读写控制器的输入地址包含DDR3中的实际Bank地址、行地址和列地址；在生成DDR3IP时，物理层地址与用户接口地址的映射关系为：用户接口地址信号是DDR3中的实际Bank地址、行地址和列地址三块地址位宽的拼接。


4.一种矩阵转置实现方法，其特征在于，包括以下步骤：
步骤1，将DDR3的存储区域划分为若干个Bank，将连续数据帧顺序输入DDR3中，每个数据帧写入一个Bank内；在单...

【专利技术属性】
技术研发人员：曹运合，李城，孙正源，郭超，牛艺锋，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西;61