【技术实现步骤摘要】
【国外来华专利技术】具有可选DC阻断电路的正逻辑开关相关申请的交叉引用和优先权要求本申请要求以下专利申请的优先权，以下专利申请全部被转让给本专利技术的受让人，以下专利申请中的全部的内容通过引用整体被并入：·于2018年3月28日提交的题为“PositiveLogicSwitchwithSelectableDCBlockingCircuit”的美国专利申请第15/939,128号；·于2018年3月28日提交的题为“StackedFETSwitchBiasLadders”的美国专利申请第15/939,132号；以及·于2018年3月28日提交的题为“ACCouplingModulesforBiasLadders”的美国专利申请序列号15/939,144。本申请可以与以下专利和专利申请相关，其全部内容通过引用整体并入本文：·于2014年3月11日发布并且题为“DeviceandMethodsforImprovingVoltageHandlingand/orBi-directionalityofStacksofElementswhenC...
【技术保护点】
1.一种FET开关的堆叠，至少一个FET开关需要负V
【技术特征摘要】 【专利技术属性】
【国外来华专利技术】20180328 US 15/939,132;20180328 US 15/939,128;20181.一种FET开关的堆叠，至少一个FET开关需要负VGS来关断并且被配置成不需要负电力供应，所述至少一个FET开关在至少一端串联耦接至端盖FET，所述端盖FET在这样的端盖FET的VGS基本上为零伏时关断。
2.一种FET开关的堆叠，包括至少一个正逻辑FET，所述至少一个正逻辑FET需要负VGS来关断并且被配置成不需要负电力供应，所述至少一个正逻辑FET在至少一端串联耦接至端盖FET，所述端盖FET在这样的端盖FET的VGS基本上为零伏时关断。
3.一种FET开关堆叠，包括：
(a)一个或更多个正逻辑FET，所述一个或更多个正逻辑FET需要负VGS来关断并且被配置成不需要负电力供应；以及
(b)第一端盖FET，所述第一端盖FET在所述第一端盖FET的VGS基本上为零伏时关断，所述第一端盖FET串联耦接至所述一个或更多个串联耦接的正逻辑FET的第一端。
4.根据权利要求3所述的发明，还包括第二端盖FET，所述第二端盖FET在所述第二端盖FET的VGS基本上为零伏时关断，所述第二端盖FET串联耦接至所述一个或更多个串联耦接的正逻辑FET的第二端。
5.根据权利要求1、2或3所述的发明，还包括至少一个附加FET，所述至少一个附加FET在所述附加FET的VGS基本上为零伏时关断，所述至少一个附加FET串联耦接至所述FET开关堆叠。
6.根据权利要求1、2或3所述的发明，其中，每个端盖FET在处于关断状态时用作DC阻断电容器，而在处于导通状态时用作电阻性信号路径。
7.根据权利要求1、2或3所述的发明，还包括至少一个电容器，所述至少一个电容器耦接在对应的端盖FET的源极与漏极之间。
8.根据权利要求1、2或3所述的发明，还包括栅极偏置电阻器梯，所述栅极偏置电阻器梯包括多个串联耦接的电阻器，所述栅极偏置电阻器梯被配置成耦接至栅极偏置电压，其中，每个电阻器耦接至对应的相邻FET的各自的栅极。
9.根据权利要求8所述的发明，还包括耦接在所述栅极偏置电阻器梯与参考电位之间的电容器。
10.根据权利要求8所述的发明，还包括AC耦接栅极模块，所述AC耦接栅极模块耦接至所述栅极偏置电阻器梯的至少一端，并且所述AC耦接栅极模块被配置成耦接至射频电压源。
11.根据权利要求10所述的发明，其中，所述AC耦接栅极模块包括电容器或串联耦接至电阻器的电容器中的一个。
12.根据权利要求1、2或3所述的发明，还包括体电荷控制电阻器梯，所述体电荷控制电阻器梯包括多个电阻器，所述体电荷控制电阻器梯被配置成耦接至体偏置电压，其中，每个电阻器耦接至至少一个对应FET的体。
13.根据权利要求12所述的发明，还包括耦接在所述体电荷控制电阻器梯与参考电位之间的电容器。
14.根据权利要求12所述的发明，还包括AC耦接体模块，所述AC耦接体模块耦接至所述体电荷控制电阻器梯的至少一端并且被配置成耦接至射频电压源。
15.根据权利要求14所述的发明，其中，所述AC耦接体模块包括电容器或串联耦接至电阻器的电容器中的一个。
16.根据权利要求2或3所述的发明，还包括漏极-源极电阻器梯，所述漏极-源极电阻器梯包括多个串联耦接的电阻器，所述漏极-源极电阻器梯被配置成耦接至漏极-源极偏置电压，其中，每个电阻器耦接至对应的相邻正逻辑FET的各自的漏极和源极。
17.根据权利要求1、2或3所述的发明，还包括耦接至所述端盖FET的栅极的负栅极偏置电压供应。
18.根据权利要求1、2或3所述的发明，其中，至少一个FET是ACSFET。
19.一种串联分流开关电路，包括：
(a)串联FET开关堆叠，具有输入端口和输出端口和，所述输入端口被配置成与RF信号线串联耦接；以及
(b)分流FET开关堆叠，耦接至所述串联FET开关堆叠的输出端口并且被配置成耦接至参考电位；
其中，所述串联FET开关堆叠和所述分流FET开关堆叠具有至少一个串联耦接的端盖FET，所述至少一个串联耦接的端盖FET在这样的端盖FET的VGS基本上为零伏时关断。
20.一种串联分流开关电路，包括：
(a)串联FET开关堆叠，具有输入端口和输出端口，所述输入端口被配置成与RF信号线串联耦接；以及
(b)分流FET开关堆叠，耦接至所述串联FET开关堆叠的输出端口并且被配置成耦接至参考电位；
其中，所述串联FET开关堆叠和所述分流FET开关堆叠包括至少一个串联耦接的正逻辑FET，所述至少一个串联耦接的正逻辑FET串联耦接至至少一个端盖FET，所述至少一个端盖FET在这样的端盖FET的VGS基本上为零伏时关断。
21.一种用于提供FET开关的堆叠的方法，包括：
(a)提供一个或更多个串联耦接的正逻辑FET，所述一个或更多个串联耦接的正逻辑FET需要负VGS来关断并且被配置成不需要负电力供应；以及
(b)提供第一端盖FET，所述第一端盖FET在所述第一端盖FET的VGS基本上为零伏时关断，所述第一端盖FET串联耦接至所述一个或更多个串联耦接的正逻辑FET的第一端。
22.根据权利要求21所述的方法，还提供第二端盖FET，所述第二端盖FET在所述第二端盖FET的VGS基本上为零伏时关断，所述第二端盖FET串联耦接至所述一个或更多个串联耦接的正逻辑FET的第二端。
23.根据权利要求21所述的方法，还包括：将至少一个附加FET串联耦接至所述FET开关堆叠，所述至少一个附加FET在所述附加FET的VGS基本上为零伏时关断。
24.根据权利要求21所述的方法，其中，每个端盖FET在处于关断状态时用作DC阻断电容器，而在处于导通状态时用作电阻性信号路径。
25.根据权利要求21所述的方法，还包括：将至少一个电容器耦接在对应的端盖FET的源极与漏极之间。
26.根据权利要求21所述的方法，还包括：提供栅极偏置电阻器梯，所述栅极偏置电阻器梯包括多个串联耦接的电阻器，所述栅极偏置电阻器梯被配置成耦接至栅极偏置电压，其中，每个电阻器耦接至对应的相邻FET的各自的栅极。
27.根据权利要求26所述的方法，还包括：在所述栅极偏置电阻器梯与参考电位之间耦接电容器。
28.根据权利要求26所述的方法，还包括：将AC耦接栅极模块耦接至所述栅极偏置电阻器梯的至少一端，并且将所述AC耦接栅极模块配置成耦接至射频电压源。
29.根据权利要求28所述的方法，其中，所述AC耦接栅极模块包括电容器或串联耦接至电阻器的电容器中的一个。
30.根据权利要求21所述的方法，还包括：提供体电荷控制电阻器梯，所述体电荷控制电阻器梯包括多个电阻器，所述体电荷控制电阻器梯被配置成耦接至体偏置电压，其中，每个电阻器耦接至至少一个对应FET的体。
31.根据权利要求30所述的方法，还包括：在所述体电荷控制电阻器梯与参考电位之间耦接电容器。
32.根据权利要求30所述的方法，还包括：将AC耦接体模块耦接至所述体电荷控制电阻器梯的至少一端，所述AC耦接体模块被配置成耦接至射频电压源。
33.根据权利要求32所述的方法，其中，所述AC耦接体模块包括电容器或串联耦接至电阻器的电容器中的一个。
34.根据权利要求21所述的方法，还包括：提供漏极-源极电阻器梯，所述漏极-源极电阻器梯包括多个串联耦接的电阻器，所述漏极-源极电阻器梯被配置成耦接至漏极-源极偏置电压，其中，每个电阻器耦接至对应的相邻正逻辑FET的各自的漏极和源极。
35.根据权利要求21所述的方法，还包括：将负栅极偏置电压供应耦接至所述端盖FET的栅极。
36.根据权利要求21所述的方法，其中，至少一个FET是ACSFET。
37.一种用于提供串联分流开关电路的方法，包括：
(a)提供串联FET开关堆叠，所述串联FET开关堆叠具有输入端口和输出端口，所述输入端口被配置成与RF信号线串联耦接；以及
(b)将分流FET开关堆叠耦接至所述串联FET开关堆叠的输出端口；以及
(c)将所述分流FET开关堆叠配置成耦接至参考电位；
其中，所述串联FET开关堆叠和所述分流FET开关堆叠具有至少一个串联耦接的端盖FET，所述至少一个串联耦接的端盖FET在这样的端盖FET的VGS基本上为零伏时关断。
38.一种用于提供串联分流开关电路的方法，包括：
(a)提供串联FET开关堆叠，所述串联FET开关堆叠具有输入端口和输出端口，所述输入端口被配置成与RF信号线串联耦接；
(b)将分流FET开关堆叠耦接至所述串联FET开关堆叠的输出端口；以及
(c)将所述分流FET开关堆叠配置成耦接至参考电位；
其中，所述串联FET开关堆叠和所述分流FET开关堆叠包括至少一个串联耦接的正逻辑FET，所述至少一个串联耦接的正逻辑FET需要负VGS来关断并且被配置成不需要负电力供应，所述至少一个串联耦接的正逻辑FET串联耦接至至少一个端盖FET，所述至少一个端盖FET在这样的端盖FET的VGS基本上为零伏时关断。
39.一种FET开关堆叠，包括：
(a)多个串联耦接的FET，包括具有第一信号端子的第一端FET和具有第二信号端子的第二端FET；
(b)栅极偏置电阻器梯，耦接至所述串联耦接的FET的栅极并且被配置成耦接至栅极控制电压，所述栅极控制电压控制每个串联耦接的FET的导通或关断开关状态；以及
(c)AC耦接栅极模块，耦接至所述栅极偏置电阻器梯的至少一端并且被配置成耦接至射频电压源；
其中，响应于每个串联耦接的FET的关断开关状态，阻止施加至所述第一信号端子或所述第二信号端子的信号传导通过所述多个串联耦接的FET，并且其中，响应于每个串联耦接的FET的导通开关状态，施加至所述第一信号端子或所述第二信号端子的信号传导通过所述多个串联耦接的FET。
40.一种FET开关堆叠，包括：
(a)多个串联耦接的FET；
(b)栅极偏置电阻器梯，耦接至所述串联耦接的FET的栅极；
(c)AC耦接栅极模块，耦接至所述栅极偏置电阻器梯的至少一端并且被配置成耦接至对应的射频电压源；
(d)体电荷控制电阻器梯，耦接至所述串联耦接的FET的体；以及
(e)AC耦接体模块，耦接至所述体电荷控制电阻器梯的至少一端并且被配置成耦接至所述对应的射频电压源。
41.根据权利要求39或40所述的发明，其中，所述多个串联耦接的FET包括一个或更多个串联耦接的正逻辑FET，所述一个或更多个串联耦接的正逻辑FET在至少一端串联耦接至端盖FET，所述端盖FET在这样的端盖FET的VGS基本上为零伏时关断。
42.根据权利要求3所述的发明，还包括第二端盖FET，所述第二端盖FET在这样的端盖FET的VGS基本上为零伏时关断，所述第二端盖FET串联耦接至所述一个或更多个串联耦接的正逻辑FET的第二端。
43.根据权利要求3所述的发明，还包括漏极-源极电阻器梯，所述漏极-源极电阻器梯包括多个串联耦接的电阻器，所述漏极-源极电阻器梯被配置成耦接至漏极-源极偏置电压，其中，每个电阻器耦接至对应的相邻正逻辑FET的各自的漏极和源极。
44.根据权利要求39或40所述的发明，其中，所述栅极偏置电阻器梯包括多个串联连接的电阻器。
45.根据权利要求40所述的发明，其中，所述体电荷控制电阻器梯包括多个串联连接的电阻器。
46.根据权利要求39或40所述的发明，其中，所述AC耦接栅极模块包括电容器或串联耦接至电阻器的电容器中的一个。
47.根据权利要求40所述的发明，其中，所述AC耦接体模块包括电容器或串联耦接至电阻器的电容器中的一个。
48.根据权利要求39或40所述的发明，其中，所述栅极偏置电阻器梯被配置成在所述栅极偏置电阻器梯的第一端处的节点处耦接至偏置电压。
49.根据权利要求39或40所述的发明，其中，所述栅极偏置电阻器梯被配置成在所述栅极偏置电阻器梯的第一端与第二端之间的节点处耦接至偏置电压。
50.根据权利要求39或40所述的发明，其中，至少一个FET是ACSFET。
51.一种用于提供FET开关堆叠的方法，包括：
技术研发人员：西蒙·爱德华·威拉德，泰罗·塔皮奥·兰塔，马特·阿莉森，沙希·凯坦·沙马尔，
申请(专利权)人：派赛公司，
类型：发明
国别省市：美国;US
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