PMOS功率管栅极箝位驱动模块、驱动电路和开关电源制造技术

本发明专利技术提供了一种PMOS功率管栅极箝位驱动模块、驱动电路和开关电源，通过给箝位电源外接一个储能电容，让箝位电源以小电流给储能电容充电，在需要开启PMOS功率管时，短时间内用储能电容内的电量给栅源极寄生电容充电，这样箝位电源电路可以实现通过小电流输出快速给大的栅源极寄生电容充电的目的。通过快速开启与关闭功率管，解决PMOS功率管应用于开关电源芯片内的开启与关断损耗大，同时将栅极电压与源极电压之间的压差控制在‑9V，进一步降低PMOS管导通损耗。

【技术实现步骤摘要】
PMOS功率管栅极箝位驱动模块、驱动电路和开关电源
本专利技术涉及开关电源领域，特别涉及一种PMOS功率管栅极箝位驱动模块、开关电源驱动电路和开关电源。
技术介绍
开关电源芯片内部的功率管有功率三极管和功率MOS管两种，功率MOS管又分为PMOS功率管和NMOS功率管，对于降压（BUCK）芯片来说，选择PMOS管作为开关管的控制电路与选择NMOS管作为开关管的控制电路完全不同。常见的MOS管，其漏极与源极之间的耐压可以做到80V、100V甚至更大，但是MOS管的栅极与源极的耐压受工艺与成本限制，一般要控制在+/-20V以内，为保险起见，在实际使用过程中，我们会把栅极与源极的压差控制在+/-10V以内。以PMOS功率管为例，若PMOS功率管用于常规电路中，偶尔进行开启与关断，则对PMOS功率管的栅极驱动电路要求不高，但是当PMOS功率管应用开关电源中时，由于其每秒要进行数十万次的开启与关断，常规的栅极驱动电路，由于性能一般，容易造成PMOS功率管的开启与关断损耗增大，导致PMOS功率管损耗增大，引起温度升高，降低可靠性；电源芯片工作电压越高，其开关损耗越大，同时栅极与源极箝位电压不稳定，导致常规的PMOS驱动电路无法应用于工作电压在40V及以上的电源芯片。为了减少PMOS功率管导通阻值同时兼顾PMOS管的稳定性，通常把PMOS功率管的栅极电压与源极电压差的绝对值控制在5V-10V范围内。由于栅极与源极的寄生电容（MOS管的栅极与源极之间存在寄生电容，当要开启PMOS功率管时，需给PMOS功率管的栅极与源极的寄生电容充电，充电时间越短，PMOS管开启速度越快；当要关闭PMOS功率管时，需给PMOS功率管的栅极与源极的寄生电容放电，放电时间越短，PMOS管关闭速度越快）的存在，MOS功率管开启关断瞬间会产生MOS功率管开关损耗（功率管在导通与关断瞬间的损耗，称之为开关损耗），功率管的开关损耗和功率管开启、关断速度快慢有关，常规的PMOS栅极驱动方案无法快速开启与关闭PMOS管，导致开关损耗比较大，影响转换效率，同时无法对PMOS管的栅极与源极进行有效箝位，一般只能应用于40V以内的小功率开关电源中，应用受限。
技术实现思路
本专利技术为了克服现有技术的不足，提供一种PMOS功率管栅极箝位驱动模块、开关电源驱动电路和开关电源，具有栅极源极电压差箝位功能，适用于操作电压4.5V-100V开关电源芯片中的PMOS功率管驱动。为了实现上述目的，本专利技术实施例提供了一种PMOS功率管栅极箝位驱动模块，包括：电源电压端VCC、箝位电源输出端VC、功率管栅极驱动端GATEDRIVE、控制信号端PWM和参考信号端VREF，其中，箝位电源输出端VC的电压为VCC-VGS，其中VGS为PMOS功率管工作电压的绝对值；所述电源电压端VCC用于与电源电压输入端、PMOS功率管的源极、储能电容的一端相连，所述箝位电源输出端VC用于与储能电容另一端相连，所述功率管栅极驱动端GATEDRIVE用于与PMOS功率管栅极相连，通过控制信号端PWM和参考信号端VREF，当控制信号端PWM信号幅值高于参考信号端VREF信号幅值时，功率管栅极驱动端GATEDRIVE与箝位电源输出端VC短接在一起，使得储能电容与PMOS功率管的栅源极的寄生电容处于并联状态，储能电容迅速给PMOS功率管的栅极与源极的寄生电容并联充电，使得PMOS功率管栅极与源极电压差被箝位在PMOS功率管工作电压；当控制信号端PWM信号幅值小于参考信号端VREF信号幅值时，功率管栅极驱动端GATEDRIVE与电源电压端VCC短接在一起，使得PMOS功率管被迅速关闭。可选的，包括：依次连接的箝位电源模块、电平移位高压高速电压比较器模块和栅极箝位驱动模块；电源电压端VCC为所述箝位电源模块的输入端，箝位电源输出端VC为所述箝位电源模块的输出端，当电源电压端VCC电压小于等于PMOS功率管工作电压的绝对值时，箝位电源输出端VC电压为0V；当电源电压端VCC电压大于PMOS功率管工作电压的绝对值时，箝位电源输出端VC电压等于VCC-VGS；电源电压端VCC、控制信号端PWM、参考信号端VREF和箝位电源输出端VC为所述电平移位高压高速电压比较器模块的输入端，比较器信号输出端Q为所述电平移位高压高速电压比较器模块的输出端，当检测到控制信号端PWM信号幅值高于参考信号端VREF信号幅值时，比较器信号输出端Q电压高于箝位电源输出端VC电压，当检测到控制信号端PWM信号幅值低于参考信号端VREF信号幅值时，比较器信号输出端Q电压等于箝位电源输出端VC电压；电源电压端VCC、箝位电源输出端VC、比较器信号输出端Q为所述栅极箝位驱动模块的输入端，功率管栅极驱动端GATEDRIVE为所述栅极箝位驱动模块的输出端，当比较器信号输出端Q电压高于箝位电源输出端VC电压时，功率管栅极驱动端GATEDRIVE被短路至箝位电源输出端VC，功率管栅极驱动端GATEDRIVE电压被箝位在箝位电源输出端VC电压；当比较器信号输出端Q电压等于箝位电源输出端VC电压时，功率管栅极驱动端GATEDRIVE被短路至电源电压端VCC，功率管栅极驱动端GATEDRIVE电压被箝位在电源电压端VCC电压。可选的，所述箝位电源模块包括三极管Q1、Q2、Q3、Q4、Q5、Q6、Q7、Q8与电阻R1、R2、R3、R4、稳压管DZ1和恒流源S1，所述三极管Q1、Q2、Q3、Q4的发射极与电源电压端VCC相连，所述三极管Q1、Q2、Q3、Q4的基极相连且与三极管Q1的集电极相连，所述三极管Q1的集电极与恒流源S1的一端相连，恒流源S1的另一端接地；电阻R1的一端与电源电压端VCC相连，另一端与稳压管DZ1的一端相连，稳压管DZ1的另一端与电阻R2一端、三极管Q6的基极相连，电阻R2的另一端与所述三极管Q6的发射极、三极管Q8的集电极相连并与箝位电源输出端VC相连，所述三极管Q2、Q6的集电极与三极管Q5的基极相连，三极管Q5的发射极和三极管Q3的集电极相连，三极管Q5的集电极与电阻R3的一端、三极管Q7的基极连接，三极管Q7、Q4的集电极与电阻R4的一端、三极管Q8的基极相连，所述电阻R3、R4的另一端与三极管Q7、Q8的发射极接地。可选的，所述电平移位高压高速电压比较器模块包括三极管Q9、Q10、Q11、Q12、Q13、Q14、Q15、Q16和恒流源S2，所述三极管Q9、Q10、Q11、Q12的发射极与电源电压端VCC相连，所述三极管Q9、Q10的基极相连且与三极管Q9、Q13的集电极相连，所述三极管Q11、Q12的基极相连且与三极管Q12、Q14的集电极相连，所述三极管Q13的基极连接参考信号端VREF，所述三极管Q14的基极连接控制信号端PWM，所述三极管Q13、Q14的发射极与恒流源S2的一端相连，恒流源S2的另一端接地，所述三极管Q10、Q15的集电极与三极管Q15、Q16的基极相连，所述三极管Q11、Q16的集电极相连且与比较器信号输出端Q相连，所述三极管Q15、Q16的发射极与箝位电源输出本文档来自技高网...

【技术保护点】
1.一种PMOS功率管栅极箝位驱动模块，其特征在于，包括：电源电压端VCC、箝位电源输出端VC、功率管栅极驱动端GATE DRIVE、控制信号端PWM和参考信号端VREF，其中，箝位电源输出端VC的电压为VCC-VGS，其中VGS为PMOS功率管工作电压的绝对值；/n所述电源电压端VCC用于与电源电压输入端、PMOS功率管的源极、储能电容的一端相连，所述箝位电源输出端VC用于与储能电容另一端相连，所述功率管栅极驱动端GATEDRIVE用于与PMOS功率管栅极相连，通过控制信号端PWM和参考信号端VREF，当控制信号端PWM 信号幅值高于参考信号端VREF信号幅值时，功率管栅极驱动端GATE DRIVE与箝位电源输出端VC短接在一起，使得储能电容与PMOS功率管的栅源极的寄生电容处于并联状态，储能电容迅速给PMOS功率管的栅极与源极的寄生电容并联充电，使得PMOS功率管栅极与源极电压差被箝位在PMOS功率管工作电压；当控制信号端PWM信号幅值小于参考信号端VREF信号幅值时，功率管栅极驱动端GATE DRIVE与电源电压端VCC短接在一起，使得PMOS 功率管被迅速关闭。/n

【技术特征摘要】
1.一种PMOS功率管栅极箝位驱动模块，其特征在于，包括：电源电压端VCC、箝位电源输出端VC、功率管栅极驱动端GATEDRIVE、控制信号端PWM和参考信号端VREF，其中，箝位电源输出端VC的电压为VCC-VGS，其中VGS为PMOS功率管工作电压的绝对值；
所述电源电压端VCC用于与电源电压输入端、PMOS功率管的源极、储能电容的一端相连，所述箝位电源输出端VC用于与储能电容另一端相连，所述功率管栅极驱动端GATEDRIVE用于与PMOS功率管栅极相连，通过控制信号端PWM和参考信号端VREF，当控制信号端PWM信号幅值高于参考信号端VREF信号幅值时，功率管栅极驱动端GATEDRIVE与箝位电源输出端VC短接在一起，使得储能电容与PMOS功率管的栅源极的寄生电容处于并联状态，储能电容迅速给PMOS功率管的栅极与源极的寄生电容并联充电，使得PMOS功率管栅极与源极电压差被箝位在PMOS功率管工作电压；当控制信号端PWM信号幅值小于参考信号端VREF信号幅值时，功率管栅极驱动端GATEDRIVE与电源电压端VCC短接在一起，使得PMOS功率管被迅速关闭。


2.根据权利要求1所述的PMOS功率管栅极箝位驱动模块，其特征在于，包括：依次连接的箝位电源模块、电平移位高压高速电压比较器模块和栅极箝位驱动模块；
电源电压端VCC为所述箝位电源模块的输入端，箝位电源输出端VC为所述箝位电源模块的输出端，当电源电压端VCC电压小于等于PMOS功率管工作电压的绝对值时，箝位电源输出端VC电压为0V；当电源电压端VCC电压大于PMOS功率管工作电压的绝对值时，箝位电源输出端VC电压等于VCC-VGS；
电源电压端VCC、控制信号端PWM、参考信号端VREF和箝位电源输出端VC为所述电平移位高压高速电压比较器模块的输入端，比较器信号输出端Q为所述电平移位高压高速电压比较器模块的输出端，当检测到控制信号端PWM信号幅值高于参考信号端VREF信号幅值时，比较器信号输出端Q电压高于箝位电源输出端VC电压，当检测到控制信号端PWM信号幅值低于参考信号端VREF信号幅值时，比较器信号输出端Q电压等于箝位电源输出端VC电压；
电源电压端VCC、箝位电源输出端VC、比较器信号输出端Q为所述栅极箝位驱动模块的输入端，功率管栅极驱动端GATEDRIVE为所述栅极箝位驱动模块的输出端，当比较器信号输出端Q电压高于箝位电源输出端VC电压时，功率管栅极驱动端GATEDRIVE被短路至箝位电源输出端VC，功率管栅极驱动端GATEDRIVE电压被箝位在箝位电源输出端VC电压；当比较器信号输出端Q电压等于箝位电源输出端VC电压时，功率管栅极驱动端GATEDRIVE被短路至电源电压端VCC，功率管栅极驱动端GATEDRIVE电压被箝位在电源电压端VCC电压。


3.根据权利要求2所述的PMOS功率管栅极箝位驱动模块，其特征在于，所述箝位电源模块包括三极管Q1、Q2、Q3、Q4、Q5、Q6、Q7、Q8与电阻R1、R2、R3、R4、稳压管DZ1和恒流源S1，所述三极管Q1、Q2、Q3、Q4的发射极与电源电压端VCC相连，所述三极管Q1、Q2、Q3、Q4的基极相连且与三极管Q1的集电极相连，所述三极管Q1的集电极与恒流源S1的一端相连，恒流源S1的另一端接地；电阻R1的一端与电源电压端VCC相连，另一端与稳压管DZ1的一端相连，稳压管DZ1的另一端与电阻R2一端、三极管Q6的基极相连，电阻R2的另一端与所述三极管Q6的发射极、三极管Q8的集电极相连并与箝位电源输出端VC相连，所述三极管Q2、Q6的集电极与三极管Q5的基极相连，三极管...

【专利技术属性】
技术研发人员：李瑞平，池伟，刘彬，吕占辉，
申请(专利权)人：上海芯龙半导体技术股份有限公司南京分公司，
类型：发明
国别省市：江苏;32