【技术实现步骤摘要】
一种高UIS耐性的VDMOSFET器件及其制备方法
本专利技术属于集成电路
，具体涉及一种高UIS耐性的VDMOSFET器件及其制备方法。
技术介绍
宽带隙半导体材料碳化硅具有较大的禁带宽度，较高的临界击穿电场，以及高热导率、高电子饱和漂移速度等优良物理和化学特性，适合制作高温、高压、大功率、抗辐照的半导体器件。在功率电子领域中，功率MOSFET(Metal-Oxide-SemiconductorFieldEffectTransistor，金属氧化物半导体场效应晶体管)已被广泛应用，它具有栅极驱动简单，开关时间短等特点。UIS(UnclampedInductiveSwitching，非钳位感性开关)失效是指在电路快速开关过程中，存储于MOSFET漏极串联电感或感性元件中的能量会在MOSFET器件的漏源端产生过电压，迫使器件进入反向雪崩工作模式并同时将能量释放出去，一旦所释放的能量超过MOSFET器件承受的极限，就有可能会导致器件失效进而使得整个电路乃至系统的瘫痪。研究表明UIS失效的主要原因之一是MOSFET器...
【技术保护点】
1.一种高UIS耐性的VDMOSFET器件，其特征在于，包括：/nN+衬底区(1)；/nN-外延区(2)，设置在所述N+衬底区(1)的上表面；/nP-阱区(3)，通过离子注入方式形成在所述N-外延区(2)上，且位于所述N-外延区(2)的边缘；/nP+注入区(4)和N+源区(6)，分别通过离子注入方式形成在所述P-阱区(3)内部，且所述N+源区(6)位于所述P+注入区(4)上表面；/nP+欧姆接触区(7)，形成在所述P-阱区(3)内部，且与所述P+注入区(4)和所述N+源区(6)接触；/n栅介质层(8)、栅极(9)和栅金属层(10)，自下而上依次设置在所述N-外延区(2)的未...
【技术特征摘要】
1.一种高UIS耐性的VDMOSFET器件，其特征在于，包括：
N+衬底区(1)；
N-外延区(2)，设置在所述N+衬底区(1)的上表面；
P-阱区(3)，通过离子注入方式形成在所述N-外延区(2)上，且位于所述N-外延区(2)的边缘；
P+注入区(4)和N+源区(6)，分别通过离子注入方式形成在所述P-阱区(3)内部，且所述N+源区(6)位于所述P+注入区(4)上表面；
P+欧姆接触区(7)，形成在所述P-阱区(3)内部，且与所述P+注入区(4)和所述N+源区(6)接触；
栅介质层(8)、栅极(9)和栅金属层(10)，自下而上依次设置在所述N-外延区(2)的未被覆盖的上表面，且所述栅介质层(8)的下表面与所述P-阱区(3)和所述N+源区(6)接触；
源极(11)，设置在所述P+欧姆接触区(7)和所述N+源区(6)上方，且所述源极(11)与所述P+欧姆接触区(7)和所述N+源区(6)的界面形成欧姆接触；
漏极(12)，设置在所述N+衬底区(1)的下表面。
2.根据权利要求1所述的高UIS耐性的VDMOSFET器件，其特征在于，所述P+注入区(4)通过铝离子注入形成在所述P-阱区(3)内部，所述P+注入区(4)的深度为0.3μm-0.5μm，宽度0.3μm-1.5μm，掺杂浓度为1×1019cm-3。
3.根据权利要求1所述的高UIS耐性的VDMOSFET器件，其特征在于，所述N+源区(6)通过氮离子注入形成，所述N+源区(6)的深度为0.2μm-0.5μm，宽度0.3μm-1.5μm，掺杂浓度为1×1019cm-3。
4.根据权利要求1所述的高UIS耐性的VDMOSFET器件，其特征在于，在所述P+欧姆接触区(7)的两侧分别形成一个P+注入区(4)，在每个所述P+注入区(4)的上表面分别包括一个N+源区(6)。
5.根据权利要求4所述的高UIS耐性的VDMOSFET器件，其特征在于，所述P+欧姆接触区(7)的深度与所述P-阱区(3)的深度相同，所述P+注入区(4)与所述N+源区(6)的深度之和等于所述P-阱区(3)的深度。
6.一种高UIS耐性的VDMOSFET器件的制备方法，用于制备权利要求1至5中任一项所述的VDMOSFET器件，其特征在于，所述制备方法包括：<...
【专利技术属性】
技术研发人员：何艳静，白志强，汤晓燕，宋庆文，张玉明，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西;61
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