减小高容量非型闪存面积的方法、电路、存储介质及终端技术

本发明专利技术公开了一种减小高容量非型闪存面积的方法、电路、存储介质及终端，通过读取灵敏放大器的数据，然后经过各自数据锁存器进行锁存，再经过一个可以支持三态的数据输出缓冲器对数据进行缓存，因为可以支持三态，数据输出缓冲器的输出可以连接在一起，使横穿芯片水平方向的数据连线急剧减少，在减小高容量NOR Flash芯片面积的同时降低了芯片在晶圆制造端的成本。

【技术实现步骤摘要】
减小高容量非型闪存面积的方法、电路、存储介质及终端
本专利技术涉及电路
，尤其涉及的是一种减小高容量非型闪存面积的方法、电路、存储介质及终端。
技术介绍
在NORFlash芯片设计过程中，需要考虑封装的可行性，芯片晶元的宽长比或者长宽比一般不能大于2.5:1，图1是存储容量为64Mbit，32Mbit，16Mbit和8Mbit串行NORFlash芯片的主要模块对应的版图示意图。从图1可以看出，当串行NORFlash的存储容量小于等于64Mbit时，64Mbit容量以下的串行NORFlash都可以使用相同的架构，芯片晶元的宽长比和长宽比都小于2.5:1，满足封装的要求。但是，存储容量为128Mbit或以上的串行NORFlash显然不能使用图1的架构（如果使用图1的架构，长宽比接近5:1，不适合量产封装，封装打线的可靠性得不到保障，从而影响芯片的功能和性能）。图2是128Mbit串行NORFlash的主要模块对应的版图示意图。因为每一个8Mbit的存储块的宽度较长（65nm工艺为1350um左右），如果图2中的左边存储快（8Mbit-0～8Mbit-7）和右边存储块（8Mbit-8～8Mbit-15）复用相同的灵敏放大器的话，对于最左边的存储单元和最右边的存储单元来说，存储单元连接到灵敏放大器的金属走线相差很大，预计相差3000um（如图3示意图所示），这会导致数据读取过程中最左边和最右边存储单元特性差异大，在时钟频率较高时，甚至可能会导致数据读错。因为外围数字逻辑电路需要从数据锁存器中取走数据经过处理再输出到芯片的IO管脚上，所以数据锁存器可以左右灵敏放大器复用，但是需要增加左右灵敏放大器和数据锁存器之间的数据连线，以左右各128个灵敏放大器为例，左右各128个灵敏放大器对应128个数据锁存器，左右各128个灵敏放大器到128个数据锁存器的之间横穿芯片水平方向的数据连线总共256根（128x2，请参照图4示意图），在65nmNORFlash工艺节点上看，这些走线占用的走线通道约66um，约占65nm128Mbit串行NORFlash芯片面积的2.2%，增加了128Mbit串行NORFlash2.2%的芯片面积，直接提高了芯片在晶圆制造端的成本。因此，如何减小高容量NORFlash芯片面积，以降低芯片在晶圆制造端的成本十分必要。因此，现有的技术还有待于改进和发展。
技术实现思路
本专利技术的目的在于提供一种减小高容量非型闪存面积的方法、电路、存储介质及终端，可以减小高容量NORFlash芯片面积，以降低芯片在晶圆制造端的成本。本专利技术的技术方案如下：一种减小高容量非型闪存面积的方法，其中，具体包括以下步骤：读取NORFlash内的灵敏放大器的数据；通过与所述灵敏放大器对应的数据锁存器对读取的所述数据进行锁存；通过支持三态的数据输出缓冲器将所述数据锁存器锁存的数据进行缓存。一种采用如上述所述的减小高容量非型闪存面积的方法的电路，其中，包括：用于存储数据的灵敏放大器；用于锁存数据的数据锁存器；用于缓存数据的数据输出缓冲器；读取灵敏放大器内的数据，通过与所述灵敏放大器对应的数据锁存器对读取的所述数据进行锁存，再通过支持三态的数据输出缓冲器将所述数据锁存器锁存的数据进行缓存，最后输出至数字逻辑电路。所述的电路，其中，所述数据输出缓冲器采用三态数据输出缓冲器。所述的电路，其中，所述数据输出缓冲器的输出端连接在一起。所述的电路，其中，所述灵敏放大器、数据锁存器和数据输出缓冲器设置的数量一致且一一对应连接。一种存储介质，其中，所述存储介质中存储有计算机程序，当所述计算机程序在计算机上运行时，使得所述计算机执行上述所述的方法。一种终端设备，其中，包括处理器和存储器，所述存储器中存储有计算机程序，所述处理器通过调用所述存储器中存储的所述计算机程序，用于执行上述所述的方法。本专利技术的有益效果：本专利技术通过提供一种减小高容量非型闪存面积的方法、电路、存储介质及终端，通过读取灵敏放大器的数据，然后经过各自数据锁存器进行锁存，再经过一个可以支持三态的数据输出缓冲器对数据进行缓存，因为可以支持三态，数据输出缓冲器的输出可以连接在一起，使横穿芯片水平方向的数据连线急剧减少，在减小高容量NORFlash芯片面积的同时降低了芯片在晶圆制造端的成本。附图说明图1是现有技术中存储容量为64Mbit、32Mbit、16Mbit和8Mbit串行NORFlash芯片的主要模块对应的版图示意图。图2是现有技术中128Mbit串行NORFlash的主要模块对应的版图示意图。图3是现有技术中左右存储块复用相同的灵敏放大器和数据锁存器的示意图。图4是现有技术中与图2对应的灵敏放大器、数据锁存器和数字逻辑电路的连接关系和版图示意图。图5是本专利技术中减小高容量非型闪存面积的方法的步骤流程图。图6是本专利技术中电路的示意图。图7是本专利技术中左右各一个灵敏放大器的电路示意图。图8是本专利技术中与图7对应的地址跳变和输出控制时序示意图。图9是本专利技术中终端的示意图。具体实施方式下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。如图5所示，一种减小高容量非型闪存面积的方法，具体包括以下步骤：S1：读取NORFlash内的灵敏放大器的数据；S2：通过与所述灵敏放大器对应的数据锁存器对所述读取的数据进行锁存；S3：通过支持三态（高电平，低电平，高阻态称为三态）的数据输出缓冲器将所述数据锁存器锁存的数据进行缓存。如图6所示，一种采用如上述所述的减小高容量非型闪存面积的方法的电路，包括：用于存储数据的灵敏放大器；用于锁存数据的数据锁存器；用于缓存数据的数据输出缓冲器；读取灵敏放大器内的数据，通过与所述灵敏放大器对应的数据锁存器对所述读取的数据进行锁存，再通过支持三态的数据输出缓冲器将所述数据锁存器锁存的数据进行缓存，最后输出至数字逻辑电路。在某些具体实施例中，所述数据输出缓冲器的输出端连接在一起。在某些具体实施例中，所述灵敏放大器、本文档来自技高网...

【技术保护点】
1.一种减小高容量非型闪存面积的方法，其特征在于，具体包括以下步骤：/n读取NOR Flash内的灵敏放大器的数据；/n通过与所述灵敏放大器对应的数据锁存器对读取的所述数据进行锁存；/n通过支持三态的数据输出缓冲器将所述数据锁存器锁存的数据进行缓存。/n

【技术特征摘要】
1.一种减小高容量非型闪存面积的方法，其特征在于，具体包括以下步骤：
读取NORFlash内的灵敏放大器的数据；
通过与所述灵敏放大器对应的数据锁存器对读取的所述数据进行锁存；
通过支持三态的数据输出缓冲器将所述数据锁存器锁存的数据进行缓存。


2.一种采用如权利要求1所述的减小高容量非型闪存面积的方法的电路，其特征在于，包括：
用于存储数据的灵敏放大器；
用于锁存数据的数据锁存器；
用于缓存数据的数据输出缓冲器；
读取灵敏放大器内的数据，通过与所述灵敏放大器对应的数据锁存器对读取的所述数据进行锁存，再通过支持三态的数据输出缓冲器将所述数据锁存器锁存的数据进行缓存，最后输出至数字逻辑电路。

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【专利技术属性】
技术研发人员：温靖康，髙益，王振彪，
申请(专利权)人：深圳市芯天下技术有限公司，
类型：发明
国别省市：广东;44