随机舍入逻辑制造技术

提供了用于随机舍入的技术和电路。在实施方案中，一种电路包括进位保留加法器(CSA)逻辑，其具有三个或更多个CSA输入、CSA和输出以及CSA进位输出。所述三个或更多个CSA输入中的一个是以随机数值呈现，而其他CSA输入是以待求和的输入值呈现。所述电路还包括具有加法器输入以及和输出的加法器逻辑。所述CSA逻辑的所述CSA进位输出与所述加法器逻辑的所述加法器输入中的一个耦合，并且所述CSA逻辑的所述CSA和输出与所述加法器逻辑的所述加法器输入的另一输入耦合。所述加法器逻辑的所述和输出的特定数目的最高有效位表示所述输入值的随机舍入和。

【技术实现步骤摘要】
【国外来华专利技术】随机舍入逻辑
技术介绍
在本节中描述的方法是可采用的方法，但不一定是先前已经构想或采用的方法。因此，除非另外指明，否则不应假设本节中描述的任何方法仅仅因为它们包含在本节中而被认为是现有技术。随着人工智能的发展，机器学习技术已进入众多种应用。训练机器学习模型通常是资源非常密集的，并且因此通常需要专用计算机系统来执行。然而，随着机器学习应用的扩展，越来越需要在不牺牲准确度的情况下在共享计算资源环境中执行机器学习模型的训练。为了改善性能，精度降低的数值表示可用于训练机器学习模型。例如，神经网络中的权重可具有精度降低的格式，并且因此需要较少的计算资源用于处理。然而，一些运算仍然可(虽然是暂时地)产生较宽精度的数值表示。将较宽精度的数值表示降低回为精度降低的数值表示的一种方式是简单地截断较宽精度的数值表示。额外位的截断实现起来很简单(且通常是默认的)，但是通过在一个方向上系统地偏置值(诸如权重)，可能导致训练误差/较低的准确度。为了在不牺牲准确度的情况下利用精度降低的数值表示，执行随机舍入而不是简单的截断。较宽精度的数值表示的随机舍入避免了引入偏差，因本文档来自技高网...

【技术保护点】
1.一种随机舍入电路，其包括：/n进位保留加法器(CSA)逻辑，其具有三个或更多个CSA输入、CSA和输出以及CSA进位输出，其中在来自所述三个或更多个CSA输入的特定CSA输入处呈现随机数值；/n加法器逻辑，其至少具有多个加法器输入以及和输出；/n其中所述CSA逻辑的所述CSA进位输出与所述加法器逻辑的所述多个加法器输入的第一输入耦合，并且所述CSA逻辑的所述CSA和输出与所述加法器逻辑的所述多个加法器输入的第二输入耦合；/n其中所述加法器逻辑的所述和输出的特定数目的最高有效位表示来自所述CSA逻辑的所述三个或更多个CSA输入中的除了所述特定输入之外的至少两个CSA输入的随机舍入和。/n

【技术特征摘要】
【国外来华专利技术】20180322 US 15/933,2291.一种随机舍入电路，其包括：
进位保留加法器(CSA)逻辑，其具有三个或更多个CSA输入、CSA和输出以及CSA进位输出，其中在来自所述三个或更多个CSA输入的特定CSA输入处呈现随机数值；
加法器逻辑，其至少具有多个加法器输入以及和输出；
其中所述CSA逻辑的所述CSA进位输出与所述加法器逻辑的所述多个加法器输入的第一输入耦合，并且所述CSA逻辑的所述CSA和输出与所述加法器逻辑的所述多个加法器输入的第二输入耦合；
其中所述加法器逻辑的所述和输出的特定数目的最高有效位表示来自所述CSA逻辑的所述三个或更多个CSA输入中的除了所述特定输入之外的至少两个CSA输入的随机舍入和。


2.根据权利要求1所述的电路，其中所述三个或更多个CSA输入包括累加输入和非累加输入，其中所述累加输入具有比所述非累加输入大的位宽。


3.根据权利要求2所述的电路，其中所述CSA和输出的至少一个位输出耦合至所述累加输入的至少一个位输入。


4.根据权利要求2所述的电路，其中所述加法器逻辑的所述加法器输入的所述第一输入的至少一个位输入被设置为零。


5.根据权利要求1所述的电路，其中所述三个或更多个CSA输入包括累加输入和非累加输入，其中所述非累加输入和所述累加输入具有比所述特定输入大的位宽。


6.根据权利要求2所述的电路，其还包括：
所述CSA逻辑的CSA部件逻辑，所述CSA部件逻辑用于确定所述CSA进位输出的进位位输出并且确定所述CSA和输出的和位输出；
其中所述CSA逻辑排除所述特定输入的随机数位输入。


7.根据权利要求1所述的电路，其还包括：
CSA进位寄存器；
CSA和寄存器；
其中所述CSA进位输出通过以下步骤耦合至所述加法器逻辑的所述第一输入：使所述CSA进位输出耦合至所述CSA进位寄存器，并且使所述CSA进位寄存器耦合至所述第一输入；
其中所述CSA和输出通过以下步骤耦合至所述加法器逻辑的所述第二输入：使所述CSA和输出耦合至所述CSA进位寄存器，并且使所述CSA进位寄存器耦合至所述第二输入；
其中使所述CSA进位寄存器耦合至所述三个或更多个CSA输入的第一CSA输入，并且使所述CSA和寄存器耦合至所述三个或更多个CSA输入的第二CSA输入。


8.根据权利要求7所述的电路，其中所述三个或更多个CSA输入的第三CSA输入是所述特定输入。


9.根据权利要求1所述的电路，其还包括华莱士树加法器逻辑。


10.根据权利要求9所述的电路，其还包括：
多路复用器，其具有耦合至所述华莱士树加法器逻辑的特定CSA加法器逻辑的所述特定输入的多路复用器输出，其中所述多路复用器的至少一个输入是随机数且所述多路复用器的至少另一输入是零；
其中所述特定CSA加法器逻辑的特定CSA进位输出是所述CSA逻辑的所述CSA进位...

【专利技术属性】
技术研发人员：加布里埃尔·H·洛，
申请(专利权)人：超威半导体公司，
类型：发明
国别省市：美国;US