一种电源电路制造技术

一种电源电路属于电源技术领域，尤其涉及一种电源电路。本发明专利技术提供一种使用效果好的感应加热电源电路。本发明专利技术包括主处理器、FPGA、功率主电路、电流采集部分、RS485总线第一监听部分、RS485总线第二监听部分和驱动电路，其特征在于驱动电路的控制信号输入端口与主处理器的控制信号输出端口相连，驱动电路的信号传输端口与FPGA的信号传输端口相连，驱动电路的控制信号输出端口与功率主电路的控制信号输入端口相连；电流采集部分的信号传输端口与FPGA的信号传输端口相连。

【技术实现步骤摘要】
一种电源电路
本专利技术属于电源
，尤其涉及一种电源电路。
技术介绍
感应加热电源对金属材料加热效率最高、速度最快，且低耗环保。它已经广泛应用于各行各业对金属材料的热加工、热处理、热装配及焊接、熔炼等工艺中。现有感应加热电源一般为三相电供电，这样在一些情况下不便使用；且结构和功能还有待进一步改进。
技术实现思路
本专利技术就是针对上述问题，提供一种使用效果好的感应加热电源电路。为实现上述目的，本专利技术采用如下技术方案，本专利技术包括主处理器、FPGA、功率主电路、电流采集部分、RS485总线第一监听部分、RS485总线第二监听部分和驱动电路，其特征在于驱动电路的控制信号输入端口与主处理器的控制信号输出端口相连，驱动电路的信号传输端口与FPGA的信号传输端口相连，驱动电路的控制信号输出端口与功率主电路的控制信号输入端口相连；电流采集部分的信号传输端口与FPGA的信号传输端口相连；RS485总线第一监听部分的信号输入端口与驱动电路的信号输出端口相连；RS485总线第二监听部分的信号输入端口与驱动电路的信号输出端口相连；功率主电路的电能输入端接单相市电。作为一种优选方案，本专利技术所述主处理器采用STM32H743IIT6ARM处理器U5，U5的158、148、135、126、113、102、90、71、61、22、14脚接地，U5的172、159、149、136、127、114、103、91、82、72、62、49、36、23、15接+3.3V；MPM-20-12芯片U55的1脚接UU9.8共模电感L5的2脚，L5的1脚分别与变阻器R299一端、保险丝F1一端相连，F1另一端接L，R299另一端分别与N、L5的3脚相连，L5的4脚接U55的2脚，U55的3脚分别与电容C203一端、电容C204正极、+12V相连，C203另一端分别与U55的4脚、C204负极、GND相连；电阻R2一端接U5_BOOT0，R2另一端接GND；SP3485芯片U60的1脚接U5_PA3，U60的2、3脚接U5_PA1，U60的4脚接U5_PA2，U60的5～8脚分别与GND、A、B、+3.3V对应相连，电阻R290分别与B、GND相连，电阻R291分别与A、+3.3V相连；SP3485芯片U64的1脚接U5_PA10，U64的2、3脚接U5_PA8，U64的4脚接U5_PA92，U64的5、6、7、8脚分别与GND、A、B、+3.3V对应相连，电阻R292分别与B、GND相连，电阻R293分别与A、+3.3V相连；SP3485芯片U63的1脚接U5_PA10，U63的2、3脚接U5_PA8，U63的4脚接U5_PA9，U63的5、6、7、8脚分别与GND、A、B、+3.3V对应相连，电阻R294分别与B、GND相连，电阻R295分别与A、+3.3V相连；电容C85、C69～C82并联接在+3.3V、GND之间；+3.3V通过电阻R24分别与RESET、电容C84一端、开关SW1一端相连，C84另一端分别与GND、SW1另一端相连；SD8942/A6166芯片U19的1脚通过电容C19分别与U19的6脚、电感L3一端相连，L3另一端分别与+5V、电阻R206一端相连，R206另一端分别与电阻R205一端、U19的3脚相连，R205另一端分别与GND、U19的2脚相连，U19的4脚通过电阻R204分别与U19的5脚、+12V、电容C22一端、电容C23一端、电容C24一端相连，C22另一端分别与C23另一端、C24另一端、GND相连；4脚接插件P3的1脚接GND，P3的3脚分别与U5_JTMS、电阻R19一端相连，R19另一端接+3.3V，P3的2脚分别与U5_JTCK、电阻R22一端相连，R22另一端接GND，P3的1脚接GND；晶振Y1的4脚接GND，Y1的1脚分别与U5_OSC_OUT、电容C67一端相连，C67另一端分别与GND、Y1的2脚、电容C68一端相连，C68另一端分别与Y1的3脚、U5_OSC_IN相连；晶振Y2的一端分别与电容C66一端、U5_OSC32_IN相连，C66另一端分别与GND、电容C83一端相连，C83另一端分别与Y2的另一端、U5_OSC32_OUT相连。作为另一种优选方案，本专利技术U5的171脚通过电阻R5分别与U5的37脚、电容C43一端、C44一端、GND相连，C43另一端分别与U5的39脚、C44另一端、电阻R4一端相连，R4另一端接+3.3V；U5的125脚通过电容C41分别与GND、电容C39一端相连，C39另一端接U5的81脚；U5的38脚分别与+3.3V、电容C40一端相连，C40另一端接GND；U5的6脚分别与+3.3V、电容C36一端相连，C36另一端分别与GND、电阻R8一端相连，R8另一端接U5的48脚；U5的166脚接U5_BOOT0；U5的31脚接RESET。作为另一种优选方案，本专利技术所述FPGA采用EP4CE10F17C8芯片U22的H7～10、J7～10、B2、B15、C5、C12、D7、D10、E4、E13脚接GND，U22的G4、G13、K4、K13、M4、M13、N7、N10、P5、P12、R2、R15、E2、H16、H15脚接GND；HT7550-1芯片VR1的Vin脚分别与电容C31、C32、C53、+5V相连，C31另一端分别与GND、C32另一端、C53另一端、VR1的GND脚、电容C33～38一端、电容C42一端、电容C45～49一端相连，电容C33另一端分别与VR1的Vout脚、C34～38另一端、电容C42另一端、电容C45～49另一端、+3.3V相连；HT7550-1芯片VR2的Vin脚分别与电容C50一端、电容C51一端、电容C55一端、+3.3V相连，C50另一端分别与GND、电容C51另一端、电容C55另一端、VR2的GND脚、电容C52负极、电容C56一端相连，C52正极分别与VR2的Vout脚、C56另一端、+1.2V相连；HT7550-1芯片VR3的Vin脚分别与电容C61～63一端、+5V相连，C61～63另一端分别与GND、VR3的GND脚、电容C65负极、电容C86一端、电容C88一端、电容C89一端、电容C93一端相连，C65正极分别与VR3的Vout脚、电容C86另一端、电容C88另一端、电容C89另一端、电容C93另一端、+2.5V相连；SP3485芯片U65的1脚接B4，U65的2、3脚接D5，U65的4脚接D6；U65的5、6、7、8脚分别与GND、A、B、+3.3V对应相连，电阻R275分别与B、GND相连，电阻R2765分别与A、+3.3V相连。作为另一种优选方案，本专利技术U22的L5脚接+2.5V，U22的N4脚接+1.2V，U22的F12脚接+2.5V，U22的D13脚接+1.2V，U22的E12、M5脚接GND；本文档来自技高网...

【技术保护点】
1.一种电源电路，包括主处理器、FPGA、功率主电路、电流采集部分、RS485总线第一监听部分、RS485总线第二监听部分和驱动电路，其特征在于驱动电路的控制信号输入端口与主处理器的控制信号输出端口相连，驱动电路的信号传输端口与FPGA的信号传输端口相连，驱动电路的控制信号输出端口与功率主电路的控制信号输入端口相连；/n电流采集部分的信号传输端口与FPGA的信号传输端口相连；/nRS485总线第一监听部分的信号输入端口与驱动电路的信号输出端口相连；/nRS485总线第二监听部分的信号输入端口与驱动电路的信号输出端口相连；/n功率主电路的电能输入端接单相市电；/n所述驱动电路包括X9C103芯片U24，U24的5脚分别与电阻R208一端、TL431芯片U23的1脚相连，R208另一端分别与电阻R207一端、光耦OP1输入端阳极相连，OP1输入端阴极接U23的3脚，U23的2脚分别与GND、电容C27、电容C28负极、U24的3脚、U23的2脚、U24的4脚、电容C29一端、电容C30一端相连，U24的8脚分别与+3.3V、电容C29另一端、电容C30另一端相连，U24的1、2、7脚分别与U34_PA4、U34_PA5、U34_PA6对应连接，+15V分别与C27另一端、C28另一端、R207另一端相连；/nAD/DC_POW芯片U29的1脚接市电L，U29的2脚接市电N，U29的3脚分别与+15V、电容C59一端、电容C60正极、电阻R231一端、NPN三极管Q10集电极相连，R231另一端分别与Q10基极、OP1输出端集电极相连，OP1输出端发射极分别与U29的4脚、C59另一端、C60负极、电阻R237一端、Q3_S相连，R237另一端分别与Q3_B、电阻R226一端相连，R226另一端接Q10发射极；/nSTM32F030F4芯片U34的10、11、12分别与U34_PA4、U34_PA5、U34_PA6对应连接，U34的1接通过电阻R251接GND，四角接插接P6的1脚分别与+3.3V、电容C91一端相连，C91另一端分别与P6的4脚、GND相连，P6的2、3脚分别与U34_TMS、U34_TCK对应相连；/n电容C105～109并联在+3.3V与GND之间。/n...

【技术特征摘要】
1.一种电源电路，包括主处理器、FPGA、功率主电路、电流采集部分、RS485总线第一监听部分、RS485总线第二监听部分和驱动电路，其特征在于驱动电路的控制信号输入端口与主处理器的控制信号输出端口相连，驱动电路的信号传输端口与FPGA的信号传输端口相连，驱动电路的控制信号输出端口与功率主电路的控制信号输入端口相连；
电流采集部分的信号传输端口与FPGA的信号传输端口相连；
RS485总线第一监听部分的信号输入端口与驱动电路的信号输出端口相连；
RS485总线第二监听部分的信号输入端口与驱动电路的信号输出端口相连；
功率主电路的电能输入端接单相市电；
所述驱动电路包括X9C103芯片U24，U24的5脚分别与电阻R208一端、TL431芯片U23的1脚相连，R208另一端分别与电阻R207一端、光耦OP1输入端阳极相连，OP1输入端阴极接U23的3脚，U23的2脚分别与GND、电容C27、电容C28负极、U24的3脚、U23的2脚、U24的4脚、电容C29一端、电容C30一端相连，U24的8脚分别与+3.3V、电容C29另一端、电容C30另一端相连，U24的1、2、7脚分别与U34_PA4、U34_PA5、U34_PA6对应连接，+15V分别与C27另一端、C28另一端、R207另一端相连；
AD/DC_POW芯片U29的1脚接市电L，U29的2脚接市电N，U29的3脚分别与+15V、电容C59一端、电容C60正极、电阻R231一端、NPN三极管Q10集电极相连，R231另一端分别与Q10基极、OP1输出端集电极相连，OP1输出端发射极分别与U29的4脚、C59另一端、C60负极、电阻R237一端、Q3_S相连，R237另一端分别与Q3_B、电阻R226一端相连，R226另一端接Q10发射极；
STM32F030F4芯片U34的10、11、12分别与U34_PA4、U34_PA5、U34_PA6对应连接，U34的1接通过电阻R251接GND，四角接插接P6的1脚分别与+3.3V、电容C91一端相连，C91另一端分别与P6...

【专利技术属性】
技术研发人员：殷孝雎，
申请(专利权)人：沈阳工程学院，
类型：发明
国别省市：辽宁;21