一种锁存器类放大器失调消除方法及失调消除电路技术

本发明专利技术公开一种锁存器类放大器失调消除方法及失调消除电路，所述电路包括2个用于放大的反向器、4个电容、12个开关和2个用于整形的反向器，各放大反向器的输入输出端分别与各电容连接，各开关分别连接在各反向器与共模电平、电源、地、输入和输出信号之间；在对输入信号进行采样前，采用已经放电完毕的四个电容存储锁存器类放大器四个输入管之间的失配，再分别进行输入信号的采样、预放大和正反馈轨到轨放大，能够对锁存器类放大器的所有输入晶体管失配引起的失调进行有效消除，且同时适用于阻性和容性输入情况，大大提高了其放大精度，从而使其具有与模拟放大器类似的失调抑制性能，扩展了其适用范围。

【技术实现步骤摘要】
一种锁存器类放大器失调消除方法及失调消除电路
本专利技术涉及一种锁存器类放大器失调消除方法及失调消除电路，具体为一种可消除锁存器类放大器所有输入晶体管失配导致的失调电压，同时适用于阻性和容性输入情况的失调消除方法及实现所述失调消除方法的失调消除电路，属集成电路设计

技术介绍
在CMOS工艺中，锁存器类放大器因结构简单，可直接输出轨到轨的放大信号，应用非常广泛。如附图1所示，锁存器类放大器通常由两个首尾相连的反向器和两个电源开关构成，当对外部信号进行采样放大时，首先两个电源开关关闭，两个反向器与电源和地断开，电路处于采样阶段，正负两个输入信号连接至两个反向器的输入端。然后两个电源开关打开，两个首尾相连的反向器进入正反馈阶段，将根据所采样的输入信号大小进行快速放大，最终输出轨到轨的输出信号。由于两个首尾相连的反向器接法类似于锁存器，因此该类放大器被称为锁存器类放大器。与传统模拟放大器相比，锁存器类放大器结构非常简单，只包含两个反向器和两个开关，且它们均可以采用栅长L较小的数字类晶体管，整体面积非常小，而且增益大，可以直接输出轨到轨的放大信号。但与此同时，由于四个输入管的L较小，实际生产过程中它们的失配较大，且该种结构在版图布局过程中无法做到完全匹配，从而非常容易产生较大的失调电压。这也大大限制了该类放大器的应用，通常情况下，它只能作为一个多级放大结构的最后一级，只进行输出的锁存。为了降低或消除输入对管工艺失配导致的较大失调电压，现有研究进行了相关失调消除研究，较为典型的失调消除结构如附图2和附图4所示。附图2的出处为论文1：[LatchOffsetCancellationSenseAmplifierforDeepSubmicrometerSTT-RAM,IEEETRANSACTIONSONCIRCUITSANDSYSTEMS—I:REGULARPAPERS,VOL.62,NO.7,JULY2015:1776-1784]，由该图2可看出，所述电路并未采用电容进行失调存储，而是在P2阶段，通过将基准电压VREF施加至M1的栅极、M2的栅极和漏极，能够存储M1和M2失配引入的失调电压，如附图3所示，因此该种结构只能消除M1和M2失配导致的失调电压，而在P4阶段进行正反馈放大时，无法消除M3和M4引入的失调电压。此外，该种结构还要求输入信号必须能够持久提供驱动能力，在P1、P2和P3阶段输入都需接入电路中，存在电荷损失，因此其只适用于阻性输入情况，而无法应用在容性输入的情况下。附图4的出处为论文2：[A45nmSelf-Aligned-ContactProcess1GbNORFlashwith5MB/sProgramSpeed,ISSCC2008,SESSION23,NON-VOLATILEMEMORY,23.3:423-424]，该电路通过引入两个失调存储电容，在P2阶段对两个NMOS输入对管失配导致的失调进行了消除，虽然该种结构适用于容性输入情况，但其无法消除PMOS输入对管失配引起的失调，实际效果有限。综合锁存器类采样放大器失调消除现状可以得出结论，现有的失调消除方法普遍存在的不足之处是：无法同时对所有的输入晶体管进行失调消除，且无法同时适用于阻性和容性输入情况，从而无法将锁存器类放大器应用到微小信号放大应用中去，大大限制了其应用范围。
技术实现思路
本专利技术针对
技术介绍
所述的不足之处，设计一种锁存器类放大器失调消除方法及失调消除电路，具体为一种可消除锁存器类放大器所有输入晶体管失配导致的失调电压，同时适用于阻性和容性输入情况的失调消除方法及采用所述方法的失调消除电路。在对输入信号进行采样前，采用已经放电完毕的四个电容分别存储四个输入管之间的失配，再分别进行采样、预放大和正反馈轨到轨放大，能够对锁存器类放大器的所有输入晶体管失配引起的失调进行有效消除，且同时适用于阻性和容性输入情况，大大提高了其放大精度，从而使其具有与模拟放大器类似的失调抑制性能，扩展了其适用范围。为了达到上述目的，本专利技术采用以下方案：一种锁存器类放大器的失调消除电路，其特征在于：包括：第一反向器INV1和第二反向器INV2、四个电容C0~C3、十二个开关S1~S12，还包括：第三反向器INV3和第四反向器INV4；所述第一反向器INV1和第二反向器INV2是二个放大反向器，第三反向器INV3和第四反向器INV4是二个整形反向器；第一反向器INV1包括：第一晶体管PMOS1和第二晶体管NMOS1，所述第一晶体管PMOS1和第二晶体管NMOS1的输入端栅极并联、输出端漏极并联；所述第二反向器INV2包括：第三晶体管PMOS2和第四晶体管NMOS2，所述第三晶体管PMOS2和第四晶体管NMOS2的输入端栅极并联、输出端漏极并联；第一晶体管PMOS1和第三晶体管PMOS2的源极并联，第二晶体管NMOS1和第四晶体管NMOS2的源极并联；设定：输入信号分别为VN和VP，其中VN为负端输入信号，VP为正端输入信号，输出信号分别为OUTN和OUTP，共模电平为VCM，开关S1和S2、S3和S4、S5和S6、S7和S8、S11和S12均为双联开关，S9为单联开关，S10为单联开关；共模电平VCM与所述开关S1、S2、S3、S4、S5、S6的一端连接，输入信号VN与开关S7的一端连接，输入信号VP与开关S8的一端连接；所述第一反向器INV1的输入端A和输出端B分别与电容C0和C1的一端连接，所述第二反向器INV2的输入端C和输出端D分别与电容C3和C2的一端连接；电容C0的另一端与开关S5和S7的另一端连接，电容C1的另一端与开关S6和S8的另一端连接；电容C2的另一端与开关S5和S7的另一端连接，电容C3的另一端与开关S6和S8的另一端连接；所述开关S1和S2的另一端分别与第一反向器INV1的输入端A和输出端B连接，开关S3和S4的另一端分别与第二反向器INV2的输入端C和输出端D连接；所述开关S11的两端分别连接在第二反向器INV2的输入端C和第一反向器INV1的输出端B之间，所述开关S12的两端分别连接在第二反向器INV2的输出端D和第一反向器INV1的输入端A之间；开关S9的一端与第一晶体管PMOS1和第三晶体管PMOS2的源极连接，另一端与电源连接，开关S10的一端接地，另一端与第二晶体管NMOS1和第四晶体管NMOS2的源极连接；第一反向器INV1的输出端B和第二反向器INV2的输出端D分别通过第三反向器INV3和第四反向器INV4整形后成为输出信号OUTN和OUTP。如上所述的一种锁存器类放大器的失调消除电路，采用四个电容对锁存器类放大器的所有输入晶体管的失配进行失调消除，工作中通过合理地进行开关控制，能够消除所有输入晶体管失配引起的失调，且输入信号仅与电容连接，无需提供持续驱动能力，能够同时适用于阻性输入和容性输入情况，可有效提升锁存器类放大器的放大精度，使其能够在使用较低成本和功耗的前提下，适用于高精度微小信号放大，大大提升应用范围。本专利技术还公开了一种基于如上所述锁存器类放大器的失调消除电路本文档来自技高网...

【技术保护点】
1.一种锁存器类放大器的失调消除电路，其特征在于：包括：第一反向器INV1和第二反向器INV2、四个电容C0~C3、十二个开关S1~S12，还包括：第三反向器INV3和第四反向器INV4；所述第一反向器INV1和第二反向器INV2均为放大反向器，第三反向器INV3和第四反向器INV4是二个整形反向器；第一反向器INV1包括：第一晶体管PMOS1和第二晶体管NMOS1，所述第一晶体管PMOS1和第二晶体管NMOS1的输入端栅极并联、输出端漏极并联；所述第二反向器INV2包括：第三晶体管PMOS2和第四晶体管NMOS2，所述第三晶体管PMOS2和第四晶体管NMOS2的输入端栅极并联、输出端漏极并联；第一晶体管PMOS1和第三晶体管PMOS2的源极并联，第二晶体管NMOS1和第四晶体管NMOS2的源极并联；/n设定：输入信号分别为V

【技术特征摘要】
1.一种锁存器类放大器的失调消除电路，其特征在于：包括：第一反向器INV1和第二反向器INV2、四个电容C0~C3、十二个开关S1~S12，还包括：第三反向器INV3和第四反向器INV4；所述第一反向器INV1和第二反向器INV2均为放大反向器，第三反向器INV3和第四反向器INV4是二个整形反向器；第一反向器INV1包括：第一晶体管PMOS1和第二晶体管NMOS1，所述第一晶体管PMOS1和第二晶体管NMOS1的输入端栅极并联、输出端漏极并联；所述第二反向器INV2包括：第三晶体管PMOS2和第四晶体管NMOS2，所述第三晶体管PMOS2和第四晶体管NMOS2的输入端栅极并联、输出端漏极并联；第一晶体管PMOS1和第三晶体管PMOS2的源极并联，第二晶体管NMOS1和第四晶体管NMOS2的源极并联；
设定：输入信号分别为VN和VP，其中VN为负端输入信号，VP为正端输入信号，输出信号分别为OUTN和OUTP，共模电平为VCM，开关S1和S2、S3和S4、S5和S6、S7和S8、S11和S12均为双联开关，S9为单联开关，S10为单联开关；共模电平VCM与所述开关S1、S2、S3、S4、S5、S6的一端连接，输入信号VN与开关S7的一端连接，输入信号VP与开关S8的一端连接；所述第一反向器INV1的输入端A和输出端B分别与电容C0和C1的一端连接，所述第二反向器INV2的输入端C和输出端D分别与电容C3和C2的一端连接；电容C0的另一端与开关S5和S7的另一端连接，电容C1的另一端与开关S6和S8的另一端连接；电容C2的另一端与开关S5和S7的另一端连接，电容C3的另一端与开关S6和S8的另一端连接；所述开关S1和S2的另一端分别与第一反向器INV1的输入端A和输出端B连接，开关S3和S4的另一端分别与第二反向器INV2的输入端C和输出端D连接；所述开关S11的两端分别连接在第二反向器INV2的输入端C和第一反向器INV1的输出端B之间，所述开关S12的两端分别连接在反向器第二INV2的输出端D和第一反向器INV1的输入端A之间；开关S9的一端与第一晶体管PMOS1和第三晶体管PMOS2的源极连接，另一端与电源连接，开关S10的一端接地，另一端与第二晶体管NMOS1和第四晶体管NMOS2的源极连接；<...

【专利技术属性】
技术研发人员：万美琳，鲍磊，张寅，贺章擎，彭旷，胡永明，顾豪爽，
申请(专利权)人：湖北大学，
类型：发明
国别省市：湖北;42