【技术实现步骤摘要】
一种低功耗逐次逼近型模数转换器
本申请一般涉及集成电路领域，具体涉及一种低功耗逐次逼近型模数转换器。
技术介绍
逐次逼近型模数转换器(SuccessiveApproximationRegisterAnalog-to-DigitalConverter，SARADC)是一种基于二进制搜索逼近算法的ADC，其基本工作原理是利用二进制权电容阵列对基准电压进行衰减，达到对电容阵列上的总电荷进行二元划分的目的，以此实现二进制逼近搜索算法。传统的电荷再分配型SARADC主要包括采样保持电路、动态比较器和逐次逼近逻辑电路(即SAR逻辑电路)。其中采样保持电路中的采样开关的采样精度直接决定了SARADC系统的精度，传统结构的SARADC存在采样精度不够高和能耗较高的问题。
技术实现思路
鉴于现有技术中的上述缺陷或不足，期望提供一种低功耗的逐次逼近型模数转换器，能够解决现有技术中采样精度不够高和能耗较高的问题。本申请提供了一种低功耗N位逐次逼近模数转换器，包括采样开关、DAC电容阵列、电容驱动开关阵列、动态比...
【技术保护点】
1.一种低功耗N位逐次逼近型模数转换器，包括采样开关、DAC电容阵列、电容驱动开关阵列、动态比较器、逐次逼近逻辑电路和CLK产生电路，所述采样开关包括第一采样开关和第二采样开关，所述DAC电容阵列包括第一电容阵列和第二电容阵列，所述第一采样开关与所述第一电容阵列的上极板相连接，所述第二采样开关与所述第二电容阵列的上极板相连接，所述动态比较器的正输入端与所述第一电容阵列的上极板相连接，所述动态比较器的负输入端与所述第二电容阵列的上极板相连接，所述动态比较器的输出端与所述逐次逼近逻辑电路相连接，所述逐次逼近逻辑电路输出数字码并且与所述电容驱动开关相连接，所述电容驱动开关阵列控制...
【技术特征摘要】
1.一种低功耗N位逐次逼近型模数转换器，包括采样开关、DAC电容阵列、电容驱动开关阵列、动态比较器、逐次逼近逻辑电路和CLK产生电路，所述采样开关包括第一采样开关和第二采样开关，所述DAC电容阵列包括第一电容阵列和第二电容阵列，所述第一采样开关与所述第一电容阵列的上极板相连接，所述第二采样开关与所述第二电容阵列的上极板相连接，所述动态比较器的正输入端与所述第一电容阵列的上极板相连接，所述动态比较器的负输入端与所述第二电容阵列的上极板相连接，所述动态比较器的输出端与所述逐次逼近逻辑电路相连接，所述逐次逼近逻辑电路输出数字码并且与所述电容驱动开关相连接，所述电容驱动开关阵列控制所述DAC电容阵列中各下极板的电压切换，所述CLK产生电路与所述逐次逼近逻辑电路、所述动态比较器和所述采样开关均相连接，其特征在于：
所述采样开关采用栅压自举开关；
所述DAC电容阵列包括2N-1个基本电容，采用二进制加权方式排列，并且采用Vcm-based电容切换方式；
所述动态比较器采用异步时钟控制；
所述电容驱动开关阵列基于所述逐次逼近逻辑电路输出的数字码控制开关切换；
所述CLK产生电路基于外部输入采样时钟信号、所述动态比较器输出的控制信号和所述逐次逼近逻辑电路产生的比较结束时钟信号，产生所述采样开关的采样时钟信号和所述动态比较器的时钟信号。
2.根据权利要求1所述的模数转换器，其特征在于，所述采样开关的采样时钟信号是所述外部输入采样信号与所述逐次逼近逻辑电路产生的比较结束时钟信号经过或门后产生的。
3.根据权利要求1所述的模数转换器，其特征在于，所述采样开关采用的栅压自举开关包括：9个NMOS管N1～N9，1个PMOS管P1，3个电容C1、C2、Cs，3个反相器inv1～inv3，连接关系为：
N1、N2、N3漏极均接VDD，N1源极与C1第一电极板和N2栅极相互连接，N1栅极与N2源极、C2第一电极板和N3栅极相互连接，N3源极与Cs第一电极板、P1源极与P1衬底相互连接，P1漏极与N9漏极、N6栅极、N5栅极和N7栅极相互连接，P1栅极接所述采样时钟信号的反向，N9栅极接VDD，N9源极通过inv3接所述采样时钟信号的反向，N6源极与N7漏极、N5漏极和输入信...
【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：楚天龙股份有限公司，
类型：发明
国别省市：广东;44
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