一种可变模小数变频并行信号处理装置及方法制造方法及图纸

本发明专利技术涉及一种可变模小数变频并行信号处理装置及方法，解决变速率盲区采样的变频问题；装置包括并行地址产生器、并行可变模小数变频通道和去使能模块；并行地址产生器用于根据模值和内插倍数，产生两路并行输出的地址数据以及使能信号；并行可变模小数变频通道根据两路并行输出的地址数据以及使能信号，分两路读取多相滤波器的抽头系数与读入数据流的奇数位数据和偶数位数据分别进行相乘、累加以及级联相加求和，得到奇、偶两路带使能信号的结果；去使能模块，用于对奇、偶两路带使能信号的结果去使能后，实现数据速率变化，得到最终变频结果。本发明专利技术在变速率盲区采样情况下，高效变频得到固定数字中频，并且结构简单、处理资源小，精度高。

【技术实现步骤摘要】
一种可变模小数变频并行信号处理装置及方法
本专利技术涉及信息
，尤其是一种可变模小数变频并行信号处理装置及方法。
技术介绍
当ADC的Nyquist带宽小于接收机的频率范围时，需进行变速率盲区采样，以弥补单一采样频率引入的采样盲区。为此，需引入高效多速率信号处理技术。而随着高速AD芯片的采样率越来越高，完成高效多速率信号处理所需的工作时钟速率与相对较低的FPGA处理时钟速率产生了矛盾。
技术实现思路
鉴于上述的分析，本专利技术旨在提供一种可变模小数变频并行信号处理装置及方法；用以解决传统变速率盲区采样实现固定数字中频时，FPGA工作时钟速率低于所需工作时钟速率，处理能力不足的问题。本专利技术公开了一种可变模小数变频并行信号处理装置，包括，并行地址产生器、并行可变模小数变频通道和去使能模块；所述并行地址产生器用于根据模值M和内插倍数L，产生两路并行输出的地址数据以及使能信号；并行可变模小数变频通道，根据两路并行输出的地址数据以及使能信号，分两路读取多相滤波器的抽头系数与读入数据流的奇数位数据和偶数位数据分别进行相乘、累加以及级联相加求和，得到奇、偶两路带使能信号的结果；所述去使能模块，用于在两路并行的使能信号的控制下，对奇、偶两路带使能信号的结果去使能后，实现数据速率变化，得到最终变频结果。进一步地，所述并行可变模小数变频通道包括RAM块、乘法器、并行数据累加器和并行加法器；所述RAM块用于存储对原型低通滤波器进行多相分解后的滤波器的抽头系数；将所述滤波器的抽头系数分成P组，以倒序的方式存入对应的RAM块中；具体为：将第j组抽头的抽头系数分别存入两个RAM块RAMi-o和RAMi-e中，j＝1,…,P，i＝P-j；所述RAMi-o中存储的抽头系数用于对奇数位数据data_o进行处理；所述RAMi-e中存储的抽头系数用于对偶数位数据data_e进行处理；所述乘法器与所述RAM块一一对应，其中与RAMi-o对应的乘法器Muli-o的一个乘数为由地址数据addr_o从RAMi-o中取出的抽头系数，另一个乘数为从奇数位数据data_o读入的数据；与RAMi-e对应的乘法器Muli-e的一个乘数为由地址数据addr_e从RAMi-e中取出的抽头系数，另一个乘数为从偶数位数据data_e读入的数据；乘法器Muli-o和乘法器Muli-e输出的乘积分别输入到并行数据累加器Acci中；所述并行数据累加器，用于在使能信号enable_o和enable_e的控制下，对乘法器Muli-o和乘法器Muli-e输出的乘积分别进行累加，输出累加结果acci-o和acci-e；所述并行加法器，用于在使能信号enable_o和enable_e的控制下，对所述并行数据累加器的输出的累加结果acci-o和acci-e分别进行并行的级联相加求和，输出奇、偶两路带使能信号的结果。进一步地，所述并行地址产生器生成地址数据和使能信号的方法包括：步骤1)初始化；将L值和M值进行初始化，n＝0，初始累加和sumaddr(0)＝0；步骤2)判断条件sumaddr(n)+L≥M是否成立，成立则进入步骤3)，否则进入步骤6)；步骤3)判断条件sumaddr(n)+2L-M≥M是否成立，成立则进入步骤4)，否则进入步骤5)；步骤4)地址数据addr_e(n+1)＝M-[sumaddr(n)+2L-2M]；使能信号enable_e(n+1)＝1；地址数据addr_o(n+1)＝M-[sumaddr(n)+L-M]；使能信号enable_o(n+1)＝1；累加和sumaddr(n+1)＝sumaddr(n)+2L-2M；返回步骤2)；步骤5)地址数据addr_e(n+1)＝M-[sumaddr(n)+2L-M]；使能信号enable_e(n+1)＝0；地址数据addr_o(n+1)＝M-[sumaddr(n)+L-M]；使能信号enable_o(n+1)＝1；累加和sumaddr(n+1)＝sumaddr(n)+2L-M；返回步骤2)；步骤6)判断条件sumaddr(n)+2L≥M是否成立，成立则进入步骤7)，否则进入步骤8)；步骤7)地址数据addr_e(n+1)＝M-[sumaddr(n)+2L-M]；使能信号enable_e(n+1)＝1；地址数据addr_o(n+1)＝M-[sumaddr(n)+L]；使能信号enable_o(n+1)＝0；累加和sumaddr(n+1)＝sumaddr(n)+2L-M；返回步骤2)；步骤8)地址数据addr_e(n+1)＝M-[sumaddr(n)+2L]；使能信号enable_e(n+1)＝0；地址数据addr_o(n+1)＝M-[sumaddr(n)+L]；使能信号enable_o(n+1)＝0；累加和sumaddr(n+1)＝sumaddr(n)+2L；返回步骤2)。进一步地，可变模小数变频的模值M＝{fs1,fs2,...,fsm}/D；其中，fs1、fs2、…、fsm分别是变速率ADC的m个采样频率，D为在可变模小数变频之前对ADC采样数据进行固定抽取的倍数；内插倍数L的取值为L＝1,2,3,...M-1。进一步地，确定多相滤波器的原型低通滤波器的阶数包括：根据可变模小数变频的输出最大带宽B，输出速率fb，归一化截止频率为ωc＝B/fb；根据可变模小数变频的模值M修正低通滤波器的截止频率为ωc/M；根据设置的带外抑制要求，使用Parks-McClellan方法进行最优滤波器估计，得到原型低通滤波器。进一步地，所述原型低通滤波器的总抽头数N＝M×P；其中，M为可变模小数变频的模值，P由多相率滤波器的动态特性要求确定。进一步地，根据公式hi(n)＝h(k+i×M)求取P组多相滤波器的抽头系数，其中，h(*)为原型低通滤波器的系数函数，i＝0,1,2,...,P-1；k＝1,2,...,M。进一步地，所述并行数据累加器的运算规则为：sum_o(0)＝0,sum_e(0)＝0其中，acc_o(n)和acc_e(n)代表并行数据累加器当前项两个并行输出，sum_o(n)和sum_e(n)代表当前项两个累加和，且初始值均为0，q_o(n)和q_e(n)代表采样数据与滤波器系数的乘积。进一步地，所述级联相加求和的运算规则为：其中，其中add_ok(n)和add_ek(n)代表当前级加法器当前项的输出，k代表第k级；add_ok-1(n)和add_ek-1(n)代表前一级加法器当前项的输出，acc_ok(n)和acc_ek(n)代表当前级数据累加器当前项的输出。本专利技术还公本文档来自技高网...

【技术保护点】
1.一种可变模小数变频并行信号处理装置，其特征在于，包括，并行地址产生器、并行可变模小数变频通道和去使能模块；/n所述并行地址产生器用于根据模值M和内插倍数L，产生两路并行输出的地址数据以及使能信号；/n并行可变模小数变频通道，根据两路并行输出的地址数据以及使能信号，分两路读取多相滤波器的抽头系数与读入数据流的奇数位数据和偶数位数据分别进行相乘、累加以及级联相加求和，得到奇、偶两路带使能信号的结果；/n所述去使能模块，用于在两路并行的使能信号的控制下，对奇、偶两路带使能信号的结果去使能后，实现数据速率变化，得到最终变频结果。/n

【技术特征摘要】
1.一种可变模小数变频并行信号处理装置，其特征在于，包括，并行地址产生器、并行可变模小数变频通道和去使能模块；
所述并行地址产生器用于根据模值M和内插倍数L，产生两路并行输出的地址数据以及使能信号；
并行可变模小数变频通道，根据两路并行输出的地址数据以及使能信号，分两路读取多相滤波器的抽头系数与读入数据流的奇数位数据和偶数位数据分别进行相乘、累加以及级联相加求和，得到奇、偶两路带使能信号的结果；
所述去使能模块，用于在两路并行的使能信号的控制下，对奇、偶两路带使能信号的结果去使能后，实现数据速率变化，得到最终变频结果。


2.根据权利要求1所述的可变模小数变频并行信号处理装置，其特征在于，所述并行可变模小数变频通道包括RAM块、乘法器、并行数据累加器和并行加法器；
所述RAM块用于存储对原型低通滤波器进行多相分解后的滤波器的抽头系数；将所述滤波器的抽头系数分成P组，以倒序的方式存入对应的RAM块中；
具体为：将第j组抽头的抽头系数分别存入两个RAM块RAMi-o和RAMi-e中，j＝1,…,P，i＝P-j；所述RAMi-o中存储的抽头系数用于对奇数位数据data_o进行处理；所述RAMi-e中存储的抽头系数用于对偶数位数据data_e进行处理；
所述乘法器与所述RAM块一一对应，其中与RAMi-o对应的乘法器Muli-o的一个乘数为由地址数据addr_o从RAMi-o中取出的抽头系数，另一个乘数为从奇数位数据data_o读入的数据；与RAMi-e对应的乘法器Muli-e的一个乘数为由地址数据addr_e从RAMi-e中取出的抽头系数，另一个乘数为从偶数位数据data_e读入的数据；乘法器Muli-o和乘法器Muli-e输出的乘积分别输入到并行数据累加器Acci中；
所述并行数据累加器，用于在使能信号enable_o和enable_e的控制下，对乘法器Muli-o和乘法器Muli-e输出的乘积分别进行累加，输出累加结果acci-o和acci-e；
所述并行加法器，用于在使能信号enable_o和enable_e的控制下，对所述并行数据累加器的输出的累加结果acci-o和acci-e分别进行并行的级联相加求和，输出奇、偶两路带使能信号的变频结果。


3.根据权利要求1所述的可变模小数变频并行信号处理装置，其特征在于，所述并行地址产生器生成地址数据和使能信号的方法包括：
步骤1)初始化；将L值和M值进行初始化，n＝0，初始累加和sumaddr(0)＝0；
步骤2)判断条件sumaddr(n)+L≥M是否成立，成立则进入步骤3)，否则进入步骤6)；
步骤3)判断条件sumaddr(n)+2L-M≥M是否成立，成立则进入步骤4)，否则进入步骤5)；
步骤4)地址数据addr_e(n+1)＝M-[sumaddr(n)+2L-2M]；
使能信号enable_e(n+1)＝1；
地址数据addr_o(n+1)＝M-[sumaddr(n)+L-M]；
使能信号enable_o(n+1)＝1；
累加和sumaddr(n+1)＝sumaddr(n)+2L-2M；
返回步骤2)；
步骤5)地址数据addr_e(n+1)＝M-[sumaddr(n)+2L-M]；
使能信号enable_e(n+1)＝0；
地址数据addr_o(n+1)＝M-[sumaddr(n)+L-M]；
使能信号enable_o(n+1)＝1；
累加和sumaddr(n+1)＝sumaddr(n)+2L-M；
返回步骤2)；
步骤6)判断条件sumaddr(n)+2L≥M是否成立，成立则进入步骤7)，否则进入步骤8)；
步骤7)地址数据addr_e(n+1)＝M-[...

【专利技术属性】
技术研发人员：陈顺阳，朱梦磊，徐力，张琦，杨会宇，
申请(专利权)人：中国电子科技集团公司第三十六研究所，
类型：发明
国别省市：浙江;33