一种混合型静电放电保护电路、芯片以及集成电路制造技术

本发明专利技术涉及集成电路设计技术领域，公开了一种混合型静电放电保护电路、芯片以及集成电路，所述混合型静电放电保护电路包括：分压电路，电性连接于待分压引脚；电压检测电路，电性连接于所述分压电路，用于检测所述分压电路上的静电电荷的电压，并在所述电压大于预设定的安全电压阈值时，输出电荷泄放指令；以及电荷泄放开关，电性连接于所述电压检测电路，用于响应于所述电荷泄放指令，被开启以泄放所述静电电荷。该混合型静电放电保护电路克服了现有技术中无法达到很好的静电防护效果。

【技术实现步骤摘要】
一种混合型静电放电保护电路、芯片以及集成电路
本专利技术涉及集成电路设计
，具体地，涉及一种混合型静电放电保护电路、芯片以及集成电路。
技术介绍
随着现代集成电路的发展，特征尺寸越来越小，氧化层越来越薄，工作电压越来越低，工作频率越来越高，集成度越来越高，成本越来越低以及先进工艺的使用，从而造成芯片承受静电的能力也日趋降低。静电通常瞬间电压非常高(>几千伏)，所以这种损伤是毁灭性和永久性的，会造成电路直接烧毁。然而静电不会因此而减小，所以研究深亚微米工艺下，静电放电(ESD，Electro-Staticdischarge)的保护非常有意义，几乎所有的芯片设计都要克服静电击穿问题。当技术进入纳米范畴时，伴随着静电放电保护电路而来的挑战变得日益复杂。为了克服纳米ESD挑战，人们必须了解在很高的电流密度、高温瞬变下半导体器件的行为。因此寻找在这特定技术中合适的ESD解决方案就必须从器件的层次上开始。静电放电通常全都是在芯片输入端的焊盘旁边，将外界的静电第一时间泄放掉，达到保护芯片内部电路的目的。图1是一种常见静电放电保护电路。如图1所示，在正常工作情况下，NMOS横向晶体管不会导通。当ESD发生时，漏极和衬底的耗尽区将发生雪崩，并伴随着电子空穴对的产生。一部分产生的空穴被源极吸收，其余的流过衬底。由于衬底电阻的存在，使衬底电压提高。当衬底和源之间的PN结正偏时，电子就从源发射进入衬底。这些电子在源漏之间电场的作用下，被加速，产生电子、空穴的碰撞电离，从而形成更多的电子空穴对，使流过n-p-n晶体管的电流不断增加，最终使NMOS晶体管发生二次击穿，此时的击穿不再可逆，则NMOS管损坏。一般全都是把晶体管的栅极、漏极、衬底三端短接在一起，利用漏极在输入输出端承受静电放电的浪涌电压。CMOS工艺条件下的NMOS管有一个横向寄生n-p-n(源极-p型衬底-漏极)晶体管，这个寄生的晶体管开启时能吸收大量的电流。利用这一现象可在较小面积内设计出较高ESD耐压值的保护电路。另外，还有一种静电放电电路如图2所示，输入引脚IO-RFin的静电电荷通过A1、A2、A3、A4多个支路进行放电，完成对芯片内部器件的保护。但是这个电路存在静电电流的问题，不利于低功耗电路的应用。而且，这种结构的正向和逆向都是单管保护，很容易被较低的ESD电压打坏，因而无法长效、高质量地维持ESD保护效果。目前对于新的ESD电路结构的研宄和改进不是很多，主要是由集成电路工厂进行基础ESD器件的性能改进，将工作的重点放于器件方面，通过使用新的器件来获得更好的静电防护效果，但是这样做的结果却提高了电路的成本。现有的静电放电保护电路普遍存在钳位器件的性能不理想，存在静电电荷的泄放时间过长，输入输出引脚IO上的电压仍然较高，或者在泄放完静电以后，放电电路不能及时关闭，带来电能消耗的问题。此外，静电放电电路会使得静电电压在钳位器件的栅上保持时间较长，达不到良好的静电防护效果。
技术实现思路
本专利技术的目的是提供一种混合型静电放电保护电路，该混合型静电放电保护电路克服了现有技术中无法达到很好的静电防护效果。为了实现上述目的，本专利技术提供了一种混合型静电放电保护电路，所述混合型静电放电保护电路包括：分压电路，电性连接于待分压引脚；电压检测电路，电性连接于所述分压电路，用于检测所述分压电路上的静电电荷的电压，并在所述电压大于预设定的安全电压阈值时，输出电荷泄放指令；以及电荷泄放开关，电性连接于所述电压检测电路，用于响应于所述电荷泄放指令，被开启以泄放所述静电电荷。优选地，所述分压电路包括：二极管和电阻串，其中：所述待分压引脚通过所述电阻串连接于所述电压检测电路；以及所述二极管连接于所述电阻串，并连接于所述分压引脚，以对所述待分压引脚上的静电电荷的电压进行限幅。优选地，所述电压检测电路包括依次连接的第一晶体管和第一电阻，其中：所述晶体管在所述分压电路上的静电电荷的电压大于预设定的安全电压阈值时，被导通以在所述第一电阻上产生压降后，使得所述电荷泄放开关被开启。优选地，所述电荷泄放开关包括：第二晶体管，其中：所述第二晶体管连接于所述电压检测电路，以在接收到所述电荷泄放指令时被导通。优选地，所述混合型静电放电保护电路还包括：寄生晶体管，一端连接于所述电荷泄放开关，另一端为泄放端。优选地，所述泄放端连接于电源或地电位。优选地，所述寄生晶体管包括依次连接的第二电阻和第三晶体管，其中：将所述静电电荷依次通过所述第二电阻和第三晶体管发送至电源或者地电位，以实现所述静电电荷的泄放。另外，本专利技术还提供一种芯片，所述芯片的引脚连接于上述的混合型静电放电保护电路。另外，本专利技术还提供一种集成电路，所述集成电路包括上述的混合型静电放电保护电路。根据上述技术方案，本专利技术通过设计的分压电路对待分压引脚上的电压进行分压，避免电压电测电路的器件损坏。利用电压检测电路来检测静电电荷的电压值，在其大于安全电压阈值时，输出电荷释放指令以控制所述电荷泄放开关开启进而泄放所述静电电荷。利用该电路结构可以在泄放完静电电荷后关闭保护电路，进而没有任何的电能消耗，可以达到良好的防护效果。本专利技术的其他特征和优点将在随后的具体实施方式部分予以详细说明。附图说明附图是用来提供对本专利技术的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本专利技术，但并不构成对本专利技术的限制。在附图中：图1是现有技术中的一种静电放电保护电路的电路图；图2是现有技术中的另一种静电放电保护电路的电路图；以及图3是本专利技术的一种混合型静电放电保护电路的电路图。具体实施方式以下结合附图对本专利技术的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本专利技术，并不用于限制本专利技术。图1、图2是现有技术中的静电放电保护电路的电路图，其劣势如本专利技术
技术介绍
所言，无法达到良好的静电防护效果。基于上述原因，本专利技术特别设计了下述的如图3中所示的混合型静电放电保护电路，具体如下所示。如图3所示，本专利技术提供一种混合型静电放电保护电路，所述混合型静电放电保护电路包括：分压电路，电性连接于待分压引脚IO。优选地，所述分压电路包括：二极管和电阻串，其中：所述待分压引脚通过所述电阻串连接于所述电压检测电路；以及所述二极管连接于所述电阻串，并连接于所述分压引脚，以对所述待分压引脚上的静电电荷的电压进行限幅。具体地，电阻R1、R2和二极管D1、D3构成第一分压电路，电阻R3、R4和二极管D2、D4构成第二分压电路，利用所设计的二极管D1、D3以及D2、D4实现电压的钳位，避免电路中器件的损坏。电压检测电路，电性连接于所述分压电路，用于检测所述分压电路上的静电电荷的电压，并在所述电压大于预设定的安全电压阈值时，输出电荷泄放指令。所述电压检测电路包括依次连接的第一晶体管和第一电阻，其中：所述晶体管在所述分压电路上的静电电荷的电压大于预设定的本文档来自技高网...

【技术保护点】
1.一种混合型静电放电保护电路，其特征在于，所述混合型静电放电保护电路包括：/n分压电路，电性连接于待分压引脚；/n电压检测电路，电性连接于所述分压电路，用于检测所述分压电路上的静电电荷的电压，并在所述电压大于预设定的安全电压阈值时，输出电荷泄放指令；以及/n电荷泄放开关，电性连接于所述电压检测电路，用于响应于所述电荷泄放指令，被开启以泄放所述静电电荷。/n

【技术特征摘要】
1.一种混合型静电放电保护电路，其特征在于，所述混合型静电放电保护电路包括：
分压电路，电性连接于待分压引脚；
电压检测电路，电性连接于所述分压电路，用于检测所述分压电路上的静电电荷的电压，并在所述电压大于预设定的安全电压阈值时，输出电荷泄放指令；以及
电荷泄放开关，电性连接于所述电压检测电路，用于响应于所述电荷泄放指令，被开启以泄放所述静电电荷。


2.根据权利要求1所述的混合型静电放电保护电路，其特征在于，所述分压电路包括：二极管和电阻串，其中：
所述待分压引脚通过所述电阻串连接于所述电压检测电路；以及
所述二极管连接于所述电阻串，并连接于所述分压引脚，以对所述待分压引脚上的静电电荷的电压进行限幅。


3.根据权利要求1所述的混合型静电放电保护电路，其特征在于，所述电压检测电路包括依次连接的第一晶体管和第一电阻，其中：
所述晶体管在所述分压电路上的静电电荷的电压大于预设定的安全电压阈值时，被导通以在所述第一电阻上产生压降后，使得所述电荷泄放开关被开启。

【专利技术属性】
技术研发人员：蔡俊，黄继颇，杨维，党朝，
申请(专利权)人：安徽赛腾微电子有限公司，上海赛鹰微电子有限公司，
类型：发明
国别省市：安徽;34