基于FPGA的多协议分析仪制造技术

本实用新型专利技术公开了一种基于FPGA的多协议分析仪，包括：FPGA、低速连接器、高速连接器、开关、缓冲器、PC以及DDR；所述低速连接器通过所述开关可切换地连接至所述缓冲器的一端或所述FPGA的第一I/O口，所述缓冲器的另一端连接至所述FPGA的第二I/O口，所述高速连接器连接至所述FPGA的第三I/O口，所述FPGA通过USB接口与所述PC连接，所述FPGA与所述DDR连接；其中，所述低速连接器和所述高速连接器分别用于接收不同协议的待测信号。实现了在一个仪器中集成多种协议的采集分析功能，支持多种协议信号的数据抓取。同时，与多个专用的协议分析仪相比，本实施例提供的多协议分析仪的成本也大大降低。

【技术实现步骤摘要】
基于FPGA的多协议分析仪
本技术涉及计算机
，特别涉及一种基于FPGA(FieldProgrammableGateArray，现场可编程逻辑门阵列)的多协议分析仪。
技术介绍
随着电子设备功能的不断增强，外设接口越来越多，同一个系统中，可能包含多种通信协议。但是由于系统集成度以及尺寸的要求，整体走线的冗余度越来越小。如果在PCB设计时，没有处理好对应的走线，那么后期很容易出现通信异常等现象。这个时候需要相应的Debug仪器，比如示波器、协议分析仪等设备。但是示波器的存储深度、价格以及协议分析仪的功能单一、价格等因素，往往导致分析手段受限。
技术实现思路
本技术要解决的技术问题是为了克服现有技术中的上述缺陷，提供一种基于FPGA的多协议分析仪。本技术是通过下述技术方案来解决上述技术问题的：一种基于FPGA的多协议分析仪，包括：FPGA、低速连接器、高速连接器、开关、缓冲器、PC(PersonalComputer，个人计算机)以及DDR(双倍速率同步动态随机存储器)；所述低速连接器通过所述开关可切换地连接至所述缓冲器的一端或所述FPGA的第一I/O口，所述缓冲器的另一端连接至所述FPGA的第二I/O口，所述高速连接器连接至所述FPGA的第三I/O口，所述FPGA通过USB接口与所述PC连接，所述FPGA与所述DDR连接；其中，所述低速连接器和所述高速连接器分别用于接收不同协议的待测信号。较佳地，所述低速连接器用于接收I2C(Inter－IntegratedCircuit，集成电路总线)信号或者SPI(SerialPeripheralInterface，串行外设接口)信号。较佳地，所述高速连接器用于接收LVDS(Low-VoltageDifferentialSignaling，低电压差分信号)信号。较佳地，所述FPGA用于根据待测信号的电压向所述开关输出不同的控制信号，以控制所述开关可切换地连接至所述缓冲器的一端或所述FPGA的第一I/O口。在符合本领域常识的基础上，上述各优选条件，可任意组合，即得本技术各较佳实例。本技术的积极进步效果在于：通过设置低速连接器和高速连接器，以及低速连接器通过所述开关可切换地连接至所述缓冲器的一端或所述FPGA的第一I/O口，所述缓冲器的另一端连接至所述FPGA的第二I/O口，所述高速连接器连接至所述FPGA的第三I/O口，所述FPGA通过USB接口与所述PC连接，所述FPGA与所述DDR连接，实现了在一个仪器中集成多种协议的采集分析功能，支持多种协议信号的数据抓取。同时，与多个专用的协议分析仪相比，本实施例提供的多协议分析仪的成本也大大降低。附图说明图1为本技术实施例提供的一种基于FPGA的多协议分析仪的结构框图。具体实施方式下面通过实施例的方式进一步说明本技术，但并不因此将本技术限制在所述的实施例范围之中。本实施例提供一种基于FPGA的多协议分析仪，如图1所示，包括：FPGA、低速连接器、高速连接器、开关、缓冲器、PC以及DDR。所述低速连接器通过所述开关可切换地连接至所述缓冲器的一端或所述FPGA的第一I/O口，所述缓冲器的另一端连接至所述FPGA的第二I/O口，所述高速连接器连接至所述FPGA的第三I/O口，所述FPGA通过USB接口与所述PC连接，所述FPGA与所述DDR连接。其中，所述低速连接器和所述高速连接器分别用于接收不同协议的待测信号。在具体实施中，通过跳帽或者拨码开关的设置，确定接收的待测信号对应的协议。本实施例中，低速连接器接收的待测信号直接连接至FPGA的第一I/O口，或者通过缓冲器buffer连接至FPGA的第二I/O口。其中，FPGA的第一I/O口和第二I/O口均为低速I/O口。对于没有经过缓冲器buffer直接连接至FPGA的待测信号，需要在上电之前调整对应BANK的电压，即配置第一I/O口的电平，使其与待测信号的电平一致。对于经过缓冲器buffer连接至FPGA的待测信号，可以连接至FPGA的任意低速I/O口，即第二I/O口可以为任意电平的低速I/O口。高速连接器接收的待测信号直接连接至FPGA的第三I/O口，其中，FPGA的第三I/O口为高速I/O口。与现有技术相比，本实施例利用FPGA灵活可编程的特点，实现了在一个仪器中集成多种协议的采集分析功能，支持多种协议信号的数据抓取。同时，与多个专用的协议分析仪相比，本实施例提供的多协议分析仪的成本也大大降低。FPGA接收到待测信号后对其进行采样分析处理，并存储至DDR中，之后再通过USB接口发送至PC，PC用于显示抓取的数据。在具体实施中，可以根据抓取数据长度的需求配置不同容量的DDR，灵活方便。在可选的一种实施方式中，上述低速连接器用于接收I2C信号或者SPI信号。在可选的一种实施方式中，上述高速连接器用于接收LVDS信号。其中，LVDS是一种低振幅差分信号技术，它使用幅度非常低的信号(约350mV)通过一对差分PCB走线或平衡电缆传输数据，它能以高达数千Mbps的速度传送串行数据。在可选的一种实施方式中，用户可以根据已知的待测信号手动控制上述开关，以使得待测信号直接连接至FPGA，或者使得待测信号通过缓冲器buffer连接至FPGA。在可选的另一种实施方式中，上述开关由FPGA自动控制。具体地，FPGA用于根据待测信号的电压向所述开关输出不同的控制信号，以控制所述开关可切换地连接至所述缓冲器的一端或所述FPGA的第一I/O口。在具体实施中，若FPGA检测到待测信号较弱，例如电压较低，则向上述开关输出第一控制信号，以控制开关连接至缓冲器；若FPGA检测到待测信号较强，例如电压足够高，则向上述开关输出第二控制信号，以控制开关直接连接至FPGA。虽然以上描述了本技术的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，本技术的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本技术的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本技术的保护范围。本文档来自技高网...

【技术保护点】
1.一种基于FPGA的多协议分析仪，其特征在于，包括：FPGA、低速连接器、高速连接器、开关、缓冲器、PC以及DDR；/n所述低速连接器通过所述开关可切换地连接至所述缓冲器的一端或所述FPGA的第一I/O口，所述缓冲器的另一端连接至所述FPGA的第二I/O口，所述高速连接器连接至所述FPGA的第三I/O口，所述FPGA通过USB接口与所述PC连接，所述FPGA与所述DDR连接；/n其中，所述低速连接器和所述高速连接器分别用于接收不同协议的待测信号。/n

【技术特征摘要】
1.一种基于FPGA的多协议分析仪，其特征在于，包括：FPGA、低速连接器、高速连接器、开关、缓冲器、PC以及DDR；
所述低速连接器通过所述开关可切换地连接至所述缓冲器的一端或所述FPGA的第一I/O口，所述缓冲器的另一端连接至所述FPGA的第二I/O口，所述高速连接器连接至所述FPGA的第三I/O口，所述FPGA通过USB接口与所述PC连接，所述FPGA与所述DDR连接；
其中，所述低速连接器和所述高速连接器分别用于接收不同协议...

【专利技术属性】
技术研发人员：陆帅帅，
申请(专利权)人：上海剑桥科技股份有限公司，
类型：新型
国别省市：上海;31