通过封装衬底中的介电材料配置设计的最佳信号布线性能制造技术

通过封装衬底中的介电材料配置设计的最佳信号布线性能。实施例包括封装衬底和形成封装衬底的方法。一种封装衬底包括：在第一电介质中的第一导电层、在第一电介质上方的第二电介质、以及在第二电介质中的第二导电层，其中第二导电层包括第一迹线和第二迹线。该封装衬底还包括在第二电介质上方的第三导电层，以及在第一和第二电介质中的高介电常数（Dk）和低DK区，其中高Dk区围绕第一迹线，并且其中低Dk区围绕第二迹线。高Dk区可以处于第一导电层与第三导电层之间。低Dk区可以处于第一导电层与第三导电层之间。该封装衬底可以包括在第一和第二电介质中的介电区，其中该介电区将高Dk区和低Dk区分离。

【技术实现步骤摘要】
通过封装衬底中的介电材料配置设计的最佳信号布线性能
实施例涉及对半导体器件进行封装。更特别地，实施例涉及在单个介电层内具有不同介电常数（Dk）区的半导体器件。
技术介绍
在过去的几十年内，集成电路（IC）中的特征的缩放一直是不断发展的半导体行业后面的驱动力。缩放到越来越小的特征使得能够在半导体器件的有限真实空间（realestate）上实现增加的功能单元密度。然而，在优化每个器件的性能的同时，用以对这些IC（包括封装衬底）进行缩放的驱动并非没有问题。现有技术通常实现了跨每一个介电层都具有相同介电材料和厚度的封装衬底。这些封装衬底还包括用于差分（differential）和单端输入/输出（I/O）接口的导电布线。封装衬底的布线（routing）进一步包括不同的布线区段，如分支（breakout）布线和主布线。然而，这些布线区段通常针对衬底的介电材料和叠层配置具有不同（或甚至是冲突）的布线需求。因此，由于冲突的封装和布线需求，现有的封装衬底损害了不同布线区段和接口的信号性能。附图说明在附图的各图中通过示例而不是限制来图示本文中描述的实施例，在附图中相似的附图标记指示类似的特征。此外，已经省略了一些常规细节以免混淆本文中描述的专利技术构思。图1是根据一个实施例的具有封装衬底的半导体封装的平面图和截面图的图示，该封装衬底包括单端输入/输出（I/O）接口、差分I/O接口，以及在电介质内的多个介电常数（Dk）区。图2A-2C是根据一些实施例的用以形成具有封装衬底的半导体封装的过程流程的透视图的图示，该封装衬底包括单端I/O接口、差分I/O接口以及在电介质内的多个Dk区。图3A-3D是根据一些实施例的使用拾取和放置方法来形成具有封装衬底的半导体封装的过程流程的截面图的图示，该封装衬底包括单端I/O接口、差分I/O接口以及在电介质内的多个Dk区。图4A-4G是根据一些实施例的用以形成具有封装衬底的半导体封装的过程流程的截面图的图示，该封装衬底包括单端I/O接口、差分I/O接口、可光成像的电介质以及在电介质内的多个Dk区。图5是图示了根据一个实施例的利用具有封装衬底的半导体封装的计算机系统的示意性框图的图示，该封装衬底包括单端I/O接口、差分I/O接口以及在电介质内的多个Dk区。具体实施方式本文中描述的是在单个介电层内具有不同介电常数（Dk）区的半导体封装，以及形成这样的半导体封装的方法。下面描述的半导体封装以及形成这样的半导体封装的方法包括根据一些实施例的封装衬底，该封装衬底具有单端输入/输出（I/O）接口（或总线）、差分I/O接口以及在电介质（或介电层）内的多个Dk区。例如，如下面在一些实施例中描述的那样，该封装衬底可以具有带有单端布线迹线和差分布线迹线的单个布线层，其中单端布线迹线被较高Dk区（或高k介电区）围绕，并且差分布线迹线被较低Dk区（或低k介电区）围绕。对于一些实施例，高Dk区和低Dk区的介电材料可以在指定的相应区处围绕（或嵌入）布线层下方和上方的布线迹线。如本文中描述的，“高k电介质”指代具有比传统衬底堆积材料更高的介电常数（k）（或Dk）的材料（例如，介电材料）。照此，“高k介电区”指代在材料的单个层（或第一层、同一层等）中的区（或部分），其中与使用传统衬底堆积材料的单个层中的另一区相比，该区具有更高的Dk。如本文中描述的，“低k介电区”指代具有比传统衬底堆积材料更低的介电常数的材料。照此，“低k介电区”指代在材料中的单个层（或第一层）中的区（或部分），其中与使用传统衬底堆积材料的单个层中的另一区相比，该区具有更低的介电常数。本文中描述的半导体封装的实施例通过利用优化的Dk材料实质上改善在封装衬底内的信号布线的性能来改善封装解决方案。例如，本文中描述的封装衬底可以具有低Dk区以减小布线损耗，并且具有高Dk区以减小阻抗不匹配引起的损耗。因此，本文中描述的实施例通过实现衬底过程来改善封装解决方案，该衬底过程可以控制封装衬底的（一个或多个）指定区中的Dk，由此进一步实现更高的带宽并且便于高速信令的未来带宽缩放。本文中描述的技术可以在一个或多个电子设备中实现。可以利用本文中描述的技术的电子设备的非限制性示例包括：任何种类的移动设备和/或固定设备，诸如基于微机电系统（MEMS）的电气系统、陀螺仪、高级驾驶辅助系统（ADAS）、5G通信系统、相机、蜂窝电话、计算机终端、台式计算机、电子阅读器、传真机、自主服务终端（kiosk）、上网本计算机、笔记本计算机、互联网设备、支付终端、个人数字助理、媒体播放器和/或记录仪、服务器（例如，刀片式服务器、机架安装式服务器、其组合等）、机顶盒、智能电话、个人平板计算机、超级移动个人计算机、有线电话、其组合等等。这样的设备可以是便携式的或固定的。在一些实施例中，本文中描述的技术可以在台式计算机、膝上型计算机、智能电话、平板计算机、上网本计算机、笔记本计算机、个人数字助理、服务器、其组合等中被采用。更一般地，本文中描述的技术可以在多种电子设备中的任何一种中被采用，该电子设备包括具有封装衬底的半导体封装，该封装衬底带有单端I/O接口、差分I/O接口以及在一个或多个电介质内的不同Dk区。在下面的描述中，将使用本领域技术人员通常采用的术语来描述说明性实现方式的各种方面以向本领域其他技术人员传达他们工作的实质。然而，对于本领域技术人员将显然的是，可以仅利用所描述的方面中的一些来实践本实施例。出于解释的目的，阐述了具体数量、材料和配置以便提供对说明性实现方式的透彻理解。然而，对于本领域的技术人员将显然的是，可以在没有具体细节的情况下实践本实施例。在其他情况下，省略或简化公知的特征以便不使说明性实现方式模糊。将作为多个分立的操作，进而以对理解本实施例最有帮助的方式来描述各种操作，然而，描述的次序不应该被解释为暗示这些操作必然是依赖于次序的。特别地，不需要按呈现的次序来实行这些操作。如本文中使用的，术语“顶部”、“底部”、“上部”、“下部”、“最下面”和“最上面”在与一个或多个元件相关联地使用时意图传达相对的而非绝对的物理配置。因此，在器件中被描述为“最上面的元件”或“顶部元件”的元件当器件被倒置时可以代替地形成该器件中的“最下面的元件”或“底部元件”。类似地，在器件中被称为“最下面的元件”或“底部元件”的元件当器件被倒置时可以代替地形成该器件中的“最上面的元件”或“顶部元件”。现在参考图1，示出了根据一个实施例的半导体封装100的俯视图和截面图示。在实施例中，半导体封装100可以包括封装衬底103。在实施例中，封装衬底103可以包括单端I/O布线接口107和差分I/O布线接口108。封装衬底103可以具有包括单端和差分I/O接口107-108的布线层。对于一个实施例，单端I/O接口107包括多个单端布线迹线111a，而差分I/O接口108包括多个差分布线迹线111b。在实施例中，如图1的俯视图中所示，封装衬底103还包括具有高Dk区131和低Dk区132的介本文档来自技高网...

【技术保护点】
1.一种封装衬底，其包括：/n在第一电介质中的第一导电层；/n在所述第一电介质上方的第二电介质；/n在所述第二电介质中的第二导电层，其中，所述第二导电层包括多个第一迹线和多个第二迹线；/n在所述第二电介质上方的第三导电层；以及/n在第一和第二电介质中的高介电常数（Dk）区和低DK区，其中，所述高Dk区围绕所述多个第一迹线，并且其中，所述低Dk区围绕所述多个第二迹线。/n

【技术特征摘要】
20190423 US 16/3921711.一种封装衬底，其包括：
在第一电介质中的第一导电层；
在所述第一电介质上方的第二电介质；
在所述第二电介质中的第二导电层，其中，所述第二导电层包括多个第一迹线和多个第二迹线；
在所述第二电介质上方的第三导电层；以及
在第一和第二电介质中的高介电常数（Dk）区和低DK区，其中，所述高Dk区围绕所述多个第一迹线，并且其中，所述低Dk区围绕所述多个第二迹线。


2.根据权利要求1所述的封装衬底，其中，所述高Dk区处于所述第一导电层与所述第三导电层之间。


3.根据权利要求1所述的封装衬底，其中，所述高Dk区处于所述第一导电层与所述第三导电层之间。


4.根据权利要求1、2或3所述的封装衬底，进一步包括在所述第一和第二电介质中的介电区，其中，所述介电区将所述高Dk区和所述低Dk区分离。


5.根据权利要求4所述的封装衬底，其中，所述高Dk区包括具有第一Dk值的第一材料，其中，所述介电区包括具有第二Dk值的第二材料，其中，所述低Dk区包括具有第三Dk值的第三材料，其中，所述高Dk区的第一Dk值大于所述低Dk区的第三Dk值，并且其中，所述第一和第二电介质的第二Dk值在所述第一Dk值与所述第三Dk值之间。


6.根据权利要求5所述的封装衬底，其中，所述第三Dk值在3.3与3.5之间。


7.根据权利要求1、2或3所述的封装衬底，其中，所述多个第一迹线是多个单端布线迹线，并且其中，所述多个第二迹线是多个差分布线迹线。


8.根据权利要求6所述的封装衬底，其中，所述多个单端布线迹线的宽度和线间距小于所述多个差分布线迹线的宽度和线间距。


9.根据权利要求1、2或3所述的封装衬底，进一步包括在所述第一和第二电介质中的多个通孔，其中，所述多个通孔将所述第二导电层的导电焊盘耦合到第一和第二导电层。


10.一种半导体封装，其包括：
封装衬底；
在所述封装衬底中的多个介电区，其中，所述多个介电区包括高Dk区、低Dk区和介电区；以及
在所述封装衬底上的管芯，其中，所述管芯具有带有第一输入/输出（I/O）布线区的第一边缘，以及带有第二I/O布线区的第二边缘，其中，所述第一边缘的第一I/O布线区与所述第二边缘的第二I/O布线区相反，并且其中，所述高Dk区包括所述第一I/O布线区，并且所述低Dk区包括所述第二I/O布线区。


11.根据权利要求10所述的半导体封装，其中，所述封装衬底进一步包括：
在所述第一电介质中的第一导电层；
在所述第一电介质上方的第二电介质；
在所述第二电介质中的第二导电层，其中，所述第二导电层包括多个第一迹线和多个第二迹线，其中，所述多个第一迹线位于所述第一I/O布线区中，并且其中，所述多个第二迹线位于所述第二I/O布线区中；
在所述第二电介质上方的第三导电层；以及
在第一和第二电介质中的高Dk区和低DK区，其中，所述高Dk区围绕所述多个第一迹线，并且其中，所述低Dk区围绕所述多个第二迹线。


12.根据权利要求11所述的半导体封装，其中，所述高Dk区处于所述第一导电层与所述第三导电层之间。


13.根据权利要求11所述的半导体封装，其中，所述低Dk区处于所述第一导电层与所述第三导电层之间。


14.根据权利要求11、12或13所述的半导体封装，其中，所述介电...

【专利技术属性】
技术研发人员：钱治国，段刚，K艾金，孔莹，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US