屏蔽栅沟槽型MOSFET的沟槽的工艺方法技术

本发明专利技术公开了一种屏蔽栅沟槽型MOSFET的沟槽的工艺方法,包含：步骤一，在半导体基板上淀积形成硬掩模层，再刻蚀形成多个沟槽，在所述沟槽中形成介质层并淀积填充多晶硅，完成回刻后形成沟槽中的下部电极；步骤二，在沟槽的上半部淀积形成保护介质层；步骤三，在沟槽内整体淀积一层多晶硅层间氧化层；步骤四，对淀积的多晶硅层间氧化层进行CMP工艺；步骤五，继续对多晶硅层间氧化层进行刻蚀工艺，使沟槽内剩余的多晶硅层间氧化层达到设计厚度，成为上部多晶硅与下部多晶硅之间的隔离介质层。本发明专利技术工艺方法通过一层保护氧化层，对沟槽侧壁尤其是沟槽顶部拐角处进行保护，能够得到近乎垂直的沟槽侧壁形貌，改善沟槽短沟道的问题。

【技术实现步骤摘要】
屏蔽栅沟槽型MOSFET的沟槽的工艺方法
本专利技术涉及半导体集成电路制造领域，特别涉及一种屏蔽栅沟槽型MOSFET的沟槽的工艺方法。
技术介绍
沟槽型双层栅MOS，作为一种功率器件，具有击穿电压高，导通电阻低，开关速度快的特点。屏蔽栅沟槽型MOSFET的结构其沟槽分为上下两部分，沟槽下半部填充多晶硅为源极，沟槽上半部的多晶硅为栅极，栅极、源极以及沟槽之间均以氧化层隔离。其特点是源极沟槽内填充的多晶硅仅占沟槽内部空间的一半左右，使得源极接触孔需要做得较深才能与沟槽下部填充的多晶硅接触。该器件的工艺方法是，先在硅衬底上淀积一层氧化层作为硬掩膜，然后利用光刻胶对硬掩膜进行定义图形，再去除光刻胶，以硬掩膜定义的图形刻蚀衬底形成沟槽，对沟槽进行倒角之后再淀积一层氧化层，将沟槽内填充满第一层多晶硅，并进行回刻蚀形成源极，再淀积厚的氧化层，CMP及湿法工艺刻蚀之后形成多晶硅间氧化膜；淀积多晶硅并刻蚀形成栅极，最后再进行体区注入及推进、源极注入及推进、层间介质淀积等后续工艺。100V屏蔽栅沟槽型MOSFET产品在制作多晶硅间介质层的时候，由于沟槽侧壁上的衬垫氧化层较薄，在多晶硅间介质层淀积后沟槽的顶部边沿会变圆化，即沟槽内壁向上会逐渐平滑过渡到沟槽顶部的硅表面，如图1中所示，是现有技术工艺下形成的沟槽剖面显微示意图，图中虚线框内显示沟槽顶部拐角圆化，垂直的形貌被破坏。这种形貌在后续进行沟道源区注入时注入结深偏深，从而引起短沟道等问题，在后段进行探针测试时显示器件的饱和漏电流IDSS偏大以及阈值电压Vth不稳定等问题。因此，我们需要沟槽的顶部拐角尽量接近90°的理想状态。
技术实现思路
本专利技术所要解决的技术问题是提供一种屏蔽栅沟槽型MOSFET的沟槽的工艺方法，避免沟槽顶部削角的问题。为解决上述问题，本专利技术所述的屏蔽栅沟槽型MOSFET的沟槽的工艺方法，包含如下的工艺步骤：步骤一，在半导体基板上淀积形成硬掩模层，对硬掩模层进行刻蚀图案化后，以图案化的硬掩模层作为遮挡对半导体基板进行刻蚀形成多个沟槽，在所述沟槽中形成介质层并淀积填充多晶硅，完成回刻后形成沟槽中的下部电极；步骤二，在沟槽的上半部淀积形成保护介质层；步骤三，在沟槽内整体淀积一层多晶硅层间氧化层；步骤四，对淀积的多晶硅层间氧化层进行CMP工艺；步骤五，继续对多晶硅层间氧化层进行刻蚀工艺，使沟槽内剩余的多晶硅层间氧化层达到设计厚度，成为上部多晶硅与下部多晶硅之间的隔离介质层。进一步的改进是，步骤一中所述的半导体基板为硅衬底或者是硅外延；所述硬掩模层为ONO层。进一步的改进是，步骤二中所述的保护介质层采用APCVD法进行淀积，所述形成的保护介质层附着于沟槽上部包括硬掩模层的侧壁及沟槽内下部的多晶硅上表面。进一步的改进是，步骤二中形成保护介质层厚度为淀积完成之后还包括热退火步骤。进一步的改进是，所述步骤三中淀积的多晶硅层间氧化层填充满沟槽并在半导体基板表面整体淀积，以覆盖硬掩模层。进一步的改进是，所述步骤四中对淀积的多晶硅层间氧化层进行CMP，以硬掩模层中的氮化层为研磨终止点，研磨至ONO层中的氮化层表面。进一步的改进是，所述步骤五中，采用湿法刻蚀工艺，对硬掩模中剩余的氮化硅层及氧化层，以及淀积的多晶硅层间氧化层进行刻蚀，包括去除沟槽侧壁的保护介质层；最终是沟槽内下部多晶硅上方剩余的多晶硅层间氧化层达到预定厚度。进一步的改进是，还包括后续工艺步骤，在沟槽内淀积第二层多晶硅并回刻，以形成沟槽上部电极。本专利技术所述的屏蔽栅沟槽型MOSFET的沟槽的工艺方法，在进行多晶硅层间介质氧化层淀积之前，先形成一层保护氧化层，对沟槽侧壁尤其是沟槽顶部拐角处进行保护，避免在后续工艺中沟槽顶部拐角被削角而变得圆化，能够得到近乎垂直的沟槽侧壁形貌，改善沟槽短沟道的问题。附图说明图1是现有工艺形成的沟槽顶部显微图。图2～6是本专利技术涉及的工艺步骤示意图。图7是本专利技术工艺形成的沟槽顶部显微图。图8是本专利技术工艺步骤流程图。附图标记说明1是半导体基板，2是沟槽底部介质层，3是沟槽下部多晶硅，4是硬掩模层，5是保护介质层，6是多晶硅层间介质层。具体实施方式本专利技术所述的屏蔽栅沟槽型MOSFET的沟槽的工艺方法，主要针对屏蔽栅沟槽型MOSFET的沟槽的多晶硅填充工艺，主要是沟槽的多晶硅层间介质层淀积之后避免出现沟槽顶部被削角的问题，本专利技术工艺方法能改善沟槽侧壁顶部拐角的问题，使得沟槽顶部拐角近乎垂直。本专利技术所述的屏蔽栅沟槽型MOSFET的沟槽的工艺方法，包含如下的工艺步骤：步骤一，如图2所示，在半导体基板上，比如硅衬底或者是外延层上，淀积形成硬掩模层，本实施例硬掩模层以ONO层为例，即在半导体基板表面依次淀积氧化层-氮化层-氧化层，形成ONO的复合层。对硬掩模层进行刻蚀图案化后，以图案化的硬掩模层作为遮挡对半导体基板进行刻蚀形成多个沟槽(本实施例图中仅示意一个沟槽)，在所述沟槽中形成介质层并淀积填充多晶硅，完成回刻后形成沟槽中的下部电极；步骤二，如图3所示，在沟槽的上半部淀积形成保护介质层；优选的是采用APCVD法进行淀积，所述形成的保护介质层附着于沟槽上部包括硬掩模层的侧壁及沟槽内下部的多晶硅上表面。形成保护介质层厚度为比如淀积完成之后还进行一些热退火步骤。步骤三，如图4所示，在沟槽内整体淀积一层多晶硅层间氧化层；淀积的多晶硅层间氧化层填充满沟槽并在半导体基板表面整体淀积，将ONO硬掩模层也整体覆盖住。步骤四，如图5所示，对淀积的多晶硅层间氧化层进行CMP工艺；从淀积的膜表面向下研磨，以硬掩模层中的氮化层为研磨终止点，研磨至ONO层中的氮化层表面。步骤五，继续对多晶硅层间氧化层进行湿法刻蚀工艺，对硬掩模中剩余的氮化硅层及氧化层，以及淀积的多晶硅层间氧化层进行刻蚀，包括去除沟槽侧壁的保护介质层，如图6所示；使沟槽内剩余的多晶硅层间氧化层达到设计厚度，成为上部多晶硅与下部多晶硅之间的隔离介质层。本专利技术上述工艺在多晶硅层间氧化层淀积之前，先在沟槽内壁形成一层保护氧化层，放置后续的多晶硅层间氧化层淀积工艺导致沟槽顶部拐角圆化，由于圆化的拐角会导致源区注入时，注入结深过深从而引发短沟道效应。本专利技术淀积保护层对沟槽侧壁进行保护，保证了沟槽顶部形貌不受影响，从而得到近乎直角的沟槽顶部，提高了器件的性能。如图7所示，是采用本专利技术工艺后形成的沟槽的剖面显微图，图中虚线框内的显示沟槽顶部拐角接近90°直角，与图1相比顶部形貌得到明显改善。在本专利技术所述的工艺之后，还包括后续传统的工艺步骤，即在沟槽内淀积第二层多晶硅并回刻，以形成沟槽上部电极，然后进行离子注入形成源区等工艺，是为公知技术，在此不再赘述。以上仅为本专利技术的优选实施例，并不用于限定本专利技术。对于本领域的技术人员来说，本专利技术可以有各种更改和变化。凡在本专利技术的精神和原则之内，所作的任何修改、等同替换、改进等，均本文档来自技高网...

【技术保护点】
1.一种屏蔽栅沟槽型MOSFET的沟槽的工艺方法，其特征在于：包含如下的工艺步骤：/n步骤一，在半导体基板上淀积形成硬掩模层，对硬掩模层进行刻蚀图案化后，以图案化的硬掩模层作为遮挡对半导体基板进行刻蚀形成多个沟槽，在所述沟槽中形成介质层并淀积填充多晶硅，完成回刻后形成沟槽中的下部电极；/n步骤二，在沟槽的上半部淀积形成保护介质层；/n步骤三，在沟槽内整体淀积一层多晶硅层间氧化层；/n步骤四，对淀积的多晶硅层间氧化层进行CMP工艺；/n步骤五，继续对多晶硅层间氧化层进行刻蚀工艺，使沟槽内剩余的多晶硅层间氧化层达到设计厚度，成为上部多晶硅与下部多晶硅之间的隔离介质层。/n

【技术特征摘要】
1.一种屏蔽栅沟槽型MOSFET的沟槽的工艺方法，其特征在于：包含如下的工艺步骤：
步骤一，在半导体基板上淀积形成硬掩模层，对硬掩模层进行刻蚀图案化后，以图案化的硬掩模层作为遮挡对半导体基板进行刻蚀形成多个沟槽，在所述沟槽中形成介质层并淀积填充多晶硅，完成回刻后形成沟槽中的下部电极；
步骤二，在沟槽的上半部淀积形成保护介质层；
步骤三，在沟槽内整体淀积一层多晶硅层间氧化层；
步骤四，对淀积的多晶硅层间氧化层进行CMP工艺；
步骤五，继续对多晶硅层间氧化层进行刻蚀工艺，使沟槽内剩余的多晶硅层间氧化层达到设计厚度，成为上部多晶硅与下部多晶硅之间的隔离介质层。


2.如权利要求1所述的屏蔽栅沟槽型MOSFET的沟槽的工艺方法，其特征在于：步骤一中所述的半导体基板为硅衬底或者是硅外延；所述硬掩模层为ONO层。


3.如权利要求1所述的屏蔽栅沟槽型MOSFET的沟槽的工艺方法，其特征在于：步骤二中所述的保护介质层采用APCVD法进行淀积，所述形成的保护介质层附着于沟槽上部包括硬掩模层的侧壁及沟槽内下部的多晶硅上表面。

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【专利技术属性】
技术研发人员：杨慧玲，蔡晨，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31