【技术实现步骤摘要】
【国外来华专利技术】取消和回放协议方案以改进排序带宽
技术介绍
相关技术的描述高速外围部件互连(PCIe)是一种高速串行计算机扩展总线标准,其提供高带宽互连协议以进行可靠的数据传输。各种类型的数据(诸如存储器、输入/输出(I/O)和配置数据)都可通过PCIe接口传递。PCIe带宽随着新一代PCIe标准而继续增加。例如,PCIe4.0的扩展速度模式(ESM)可以高达25吉比特每秒(Gbps)的速度传输数据。另外,需要越来越多的存储器通道来维持更高的数据速率。PCIe和其他标准(诸如CPU存储指令操作)通常需要对写入进行“排序”,以使得其他处理器或I/O代理无法观察到较新的写入,直到所述处理器或I/O代理已观察到所有较旧的写入为止。为了实现这种排序,通常,在存储器通道之间进行切换需要等待请求已全局排序来避免死锁。等待请求已全局排序导致峰值排序带宽的显著劣化。附图说明通过结合附图参见以下描述,可更好地理解本文所述的方法和机制的优点,在附图中:图1是计算系统的一个实施方案的框图。图2是核心复合体的一个实施方案的框图。图 ...
【技术保护点】
1.一种系统,其包括:/n排序主单元;/n一致的从单元;/n存储器控制器,所述存储器控制器耦接到所述一致的从单元;以及/n互连结构,所述互连结构耦接到所述排序主单元和所述一致的从单元;/n其中所述系统被配置为:/n将无对应的数据的写入请求从所述排序主单元发送到所述一致的从单元;/n响应于从所述一致的从单元接收到所述写入请求全局可见的指示,由所述排序主单元起动计时器;/n响应于所述计时器在至少一个较旧的请求仍未全局可见时到期,取消所述写入请求;并且/n通过响应于取消所述写入请求而将所述写入请求从所述排序主单元重新发送到所述一致的从单元,回放所述写入请求。/n
【技术特征摘要】
【国外来华专利技术】20171228 US 15/856,7991.一种系统,其包括:
排序主单元;
一致的从单元;
存储器控制器,所述存储器控制器耦接到所述一致的从单元;以及
互连结构,所述互连结构耦接到所述排序主单元和所述一致的从单元;
其中所述系统被配置为:
将无对应的数据的写入请求从所述排序主单元发送到所述一致的从单元;
响应于从所述一致的从单元接收到所述写入请求全局可见的指示,由所述排序主单元起动计时器;
响应于所述计时器在至少一个较旧的请求仍未全局可见时到期,取消所述写入请求;并且
通过响应于取消所述写入请求而将所述写入请求从所述排序主单元重新发送到所述一致的从单元,回放所述写入请求。
2.如权利要求1所述的系统,其中所述排序主单元被配置为:通过将识别所述写入请求的取消指示发送到所述一致的从单元,取消所述写入请求。
3.如权利要求1所述的系统,其中所述排序主单元还被配置为:响应于所有较旧的请求在所述计时器到期之前全局可见,将所述较旧的请求能够提交的指示与所述写入请求的所述数据一起发送到所述一致的从单元。
4.如权利要求1所述的系统,其中所述排序主单元被配置为:按年龄次序提供针对写入请求的提交指示。
5.如权利要求4所述的系统,其中所述一致的从单元还被配置为:按年龄次序执行地址匹配请求。
6.如权利要求1所述的系统,其中所述一致的从单元被配置为:响应于所述写入请求被取消,将通过探针响应接收到的任何修改的数据回写到存储器。
7.如权利要求1所述的系统,其中所述排序主单元还被配置为:向所述互连结构发出请求,而无需等待先前请求已全局排序。
8.一种方法,其包括:
将无对应的数据的写入请求从排序主单元发送到一致的从单元;
响应于从所述一致的从单元接收到所述写入请求全局可见的指示,由所述排序主单元起动计时器;
响应于所述计时器在至少一个较旧的请求仍未全局可见时到期,取消所述写入请求;以及
通过响应于取消所述写入请求而将所述写入请求从所述排序主单元重新发送到所述一致的从单元,回放所述写入请求。
9.如权利要求8所述的方法,其还包括:通过将识别所述写入请求的取消指示发送到所述一致的从单元,取消所述写入请求。
10.如权利要求8所述的方法,其还包括:响应于所有较旧的请求在...
【专利技术属性】
技术研发人员:维德希亚纳坦·卡利亚纳孙达拉姆,埃里克·克里斯多夫·莫顿,杨晨平,阿米特·P·阿普特,伊丽莎白·M·库珀,
申请(专利权)人:超威半导体公司,
类型:发明
国别省市:美国;US
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