用于处理运算的存储器设备及操作该存储器设备的方法技术

一种存储器设备包括：存储器存储体，其包括至少一个存储体组；存储器中处理器(PIM)电路，包括被布置为与存储体组相对应的第一处理元件，其通过使用由主机提供的数据和从存储体组读出的数据中的至少一个来处理运算；处理元件输入和输出(PEIO)选通电路，其被配置为控制被布置为与存储体组中的每个存储体相对应的存储体局部IO和被布置为与存储体组相对应的存储体组IO之间的电连接；以及控制逻辑，其被配置为执行控制操作，使得执行对存储器存储体的存储器操作或者由PIM电路处理运算。当运算由第一处理元件处理时，PEIO选通电路阻断存储体局部IO和存储体组IO之间的电连接。

【技术实现步骤摘要】
用于处理运算的存储器设备及操作该存储器设备的方法相关申请的交叉引用本申请要求2019年3月11日在美国专利局提交的第62/816，509号美国临时申请和2019年11月22日在韩国知识产权局提交的第10-2019-0151617号韩国专利申请的优先权，其全部公开内容通过引用结合于此。
本专利技术构思的示例性实施例涉及存储器设备，并且更具体地，涉及用于处理运算的存储器设备及操作该存储器设备的方法。
技术介绍
用于高性能电子系统的半导体存储器设备的容量和速度正在增加。作为存储器设备的一个示例，作为一种类型的易失性存储器的动态随机存取存储器(dynamicrandomaccessmemory，DRAM)通过存储在电容器中的电荷来确定数据。包括DRAM的存储器设备可以用于各种目的，例如，用于存储用于处理各种种类的运算(诸如神经网络运算)的数据或运算处理结果。
技术实现思路
根据本专利技术构思的示例性实施例，一种存储器设备包括：存储器存储体(memorybank)，其包括存储体组(bankgroup)，存储体组本文档来自技高网...

【技术保护点】
1.一种存储器设备，包括：/n存储器存储体，其包括存储体组，所述存储体组包括多个存储体；/n存储器中处理器(PIM)电路，其包括被布置为与所述存储体组相对应的第一处理元件，其中，所述第一处理元件被配置为通过使用由主机提供的数据和从所述存储体组读出的数据中的至少一个来处理运算；/n处理元件输入和输出(PEIO)选通电路，其被配置为控制被布置为与所述存储体组的多个存储体中的每一个相对应的存储体局部输入和输出线(存储体局部IO)和被布置为与所述存储体组相对应的存储体组输入和输出线(存储体组IO)之间的电连接；和/n控制逻辑，其被配置为执行控制操作，以使基于对从所述主机接收的命令/地址的解码结果，执行...

【技术特征摘要】
20191122 KR 10-2019-0151617;20190311 US 62/816,5091.一种存储器设备，包括：
存储器存储体，其包括存储体组，所述存储体组包括多个存储体；
存储器中处理器(PIM)电路，其包括被布置为与所述存储体组相对应的第一处理元件，其中，所述第一处理元件被配置为通过使用由主机提供的数据和从所述存储体组读出的数据中的至少一个来处理运算；
处理元件输入和输出(PEIO)选通电路，其被配置为控制被布置为与所述存储体组的多个存储体中的每一个相对应的存储体局部输入和输出线(存储体局部IO)和被布置为与所述存储体组相对应的存储体组输入和输出线(存储体组IO)之间的电连接；和
控制逻辑，其被配置为执行控制操作，以使基于对从所述主机接收的命令/地址的解码结果，执行对所述存储器存储体的存储器操作或者由所述PIM电路处理运算，
其中，当所述运算由所述第一处理元件处理时，所述PEIO选通电路阻断所述存储体局部IO和所述存储体组IO之间的所述电连接。


2.根据权利要求1所述的存储器设备，其中，所述第一处理元件通过使用由所述主机提供的所述数据、从所述存储体组读出的所述数据和存储在寄存器中的数据中的至少一个来处理所述运算。


3.根据权利要求1所述的存储器设备，其中，所述存储体组包括第一存储体和第二存储体，
其中，所述PEIO选通电路包括被布置在与所述第一存储体相对应的第一存储体局部IO中的第一PEIO选通电路和被布置在与所述第二存储体相对应的第二存储体局部IO中的第二PEIO选通电路，并且
其中，所述第一处理元件通过从所述第一存储体和所述第二存储体中的至少一个接收数据来处理所述运算。


4.根据权利要求3所述的存储器设备，其中，
当所述运算由所述第一处理元件处理时，所述第一存储体局部IO和所述第二存储体局部IO与所述存储体组IO之间的电连接被阻断。


5.根据权利要求1所述的存储器设备，还包括被配置为存储由所述主机提供的至少一个指令的指令存储器，
其中，当从所述主机接收到指示要处理的所述运算的所述命令/地址时，所述PIM电路处理与从所述指令存储器读出的所述至少一个指令相对应的运算。


6.根据权利要求5所述的存储器设备，其中，所述PIM电路包括处理元件(PE)控制器，其被配置为生成与处理所述运算相关的用于控制所述至少一个指令的存储和读出以及控制所述第一处理元件的控制信号。


7.根据权利要求6所述的存储器设备，其中，所述第一处理元件包括：
输入选择器，其被配置为接收通过所述存储体局部IO发送的数据和通过所述存储体组IO发送的数据，并输出要用于运算的数据；
运算器，其被配置为处理对于从所述输入选择器提供的一个或多个数据的运算；和
寄存器堆，其被配置为存储所述运算器的运算结果。


8.根据权利要求7所述的存储器设备，其中，所述第一处理元件还包括：输出选择器，其被配置为从所述寄存器堆接收所述运算结果，并将所述运算结果输出到所述存储体局部IO或所述存储体组IO。


9.根据权利要求1所述的存储器设备，其中，定义了用于指示要由所述存储器设备处理的所述运算的多个操作命令，并且
其中，根据所述多个操作命令中的操作命令的种类，控制所述PEIO选通电路的开关状态改变。


10.根据权利要求1所述的存储器设备，其中，所述PIM电路还包括第二处理元件到第M处理元件(其中，M是小于或等于N的整数，并且N是大于2的自然数)，以与所述存储体组的N个存储体相对应，并且
其中，所述第一处理元件到所述第M处理元件基本上同时被启用，接收通过所述存储体组IO从所述主机发送的数据，并通过使用由所述主机提供的所述数据并行地处理运算。


11.根据权利要求1所述的存储器设备，其中，用于处理神经网络的多个运算的至少部分由所述存储器设备处理，并且
其...

【专利技术属性】
技术研发人员：吴成一，姜信行，金南昇，孙教民，李硕汉，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR