阵列式图像传感芯片及电子设备制造技术

本申请公开一种阵列式图像传感芯片以及一种电子设备，所述阵列式图像传感芯片包括：核心区域，所述核心区域内形成有若干成像单元，每个成像单元内形成有若干阵列排布的像素；控制电路，与各成像单元连接，至少部分所述控制电路位于相邻成像单元之间的核心区域内。所述阵列式图像传感芯片充分利用芯片面积，降低芯片成本。

【技术实现步骤摘要】
阵列式图像传感芯片及电子设备
本申请涉及图像传感
，具体涉及一种阵列式图像传感芯片及一种电子设备。
技术介绍
在当今消费电子的推动下，成像模组的成像质量和产量不断提高。目前阵列式成像模组，是利用阵列式微镜头及其对应的图像传感芯片组合，拍摄物体，其中每个微镜头对应图像传感芯片上的一个传感区域形成一个成像单元，每个成像单元得到不同的图像，将成像数据叠加合成一副图像。阵列式呈现规模组的高度较低，无需进行对焦。传统的图像传感芯片上，传感区域上阵列排布像素，而仅有对应于透镜的若干传感区域的像素才能作为成像实用，其他区域的像素则无需成像，这就导致芯片的面积浪费。如何针对阵列成像模式设计新的图像传感芯片，以避免芯片面积的浪费，进一步降低芯片成本，是目前亟待解决的问题。
技术实现思路
鉴于此，本申请提供一种阵列式图像传感芯片和一种电子设备，以提高用于阵列式成像的图像传感芯片的集成度。本专利技术的技术方案提供一种阵列式图像传感芯片，包括：核心区域，所述核心区域内形成有若干成像单元，每个成像单元内形成有若干阵列排布的像素；控制电路，与各成像单元连接，至少部分所述控制电路位于相邻成像单元之间的核心区域内。可选的，所述控制电路包括若干电路单元，每个电路单元对应于至少一个成像单元，用于对相应的成像单元的传感数据进行并行处理。可选的，所述若干成像单元沿第一方向和第二方向排列，所述第一方向和所述第二方向相互垂直，或者所述第一方向和所述第二方向之间成钝角；所述成像单元内的像素按照行列形式阵列分布，各成像单元内位于同一列的像素耦合至同一列信号线，各成像单元内位于同一行的像素耦合至同一行信号线。可选的，所述控制电路至少包括读取电路，所述读取电路包括若干读取单元，每一个读取单元对应于至少一个成像单元，且设置于位于同一列的成像单元之间，耦合至对应的成像单元的列信号线。可选的，若干行偏置单元，位于核心区域外围，每个行偏置单元连接至位于同一行的读取单元，为各读取单元提供偏置。可选的，所述控制电路还包括模数转换电路，所述模数转换电路包括若干模数转换单元，每个模数转换单元对应于至少一个读取单元，所述模数转换单元连接至对应的读取单元，并且沿列信号线的走向设置。可选的，所述模数转换单元和所述读取单元之间的距离大于一设定阈值。可选的，还包括：若干伪像素，设置于相邻成像单元之间的核心区域内。可选的，所述控制电路还包括行选择电路，所述行选择电路位于所述核心区域的外围，包括若干行选择单元，每个行选择单元连接至位于同一行的若干成像单元。可选的，还包括：若干存储单元，位于相邻成像单元之间的核心区域内；每个存储单元用于存储一个或多个成像单元的传感数据。本专利技术的技术方案还提供一种电子设备，包括：如上述一项所述的阵列式图像传感芯片。本申请的阵列式图像传感芯片的核心区域内形成有阵列分布的成像单元，以及至少部分控制电路，至少部分控制电路位于相邻的成像单元之间，可以充分利用核心区域内的非成像区域面积，减少芯片的外围区域面积。与传统的图像传感芯片相比，在核心区域面积相同的情况下，能够有效减少外围区域面积，从而减少芯片尺寸，降低成本。进一步的，将控制电路中的读取电路设置于核心区域内，能够缩小读取电路与成像单元内像素距离，从而降低信号传输的功耗；并且针对各个成像单元分别设置读取电路，采用分布式的处理，能够降低各读取电路的工作频率。进一步的，还可以在核心区域内设置存储单元，在高帧率场景下，通过存储单元进行数据存储，在无需改变像素结构的情况下，就能够实现全局快门读取。附图说明为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是传统图像传感芯片的结构示意图；图2至图7为本专利技术实施例的阵列式图像传感芯片的结构示意图。具体实施方式如
技术介绍
中所述，传统的图像传感芯片用于阵列式成像会导致芯片面积浪费，造成成本浪费。请参考图1，为传统图像传感芯片的结构示意图。所述图像传感芯片100包括核心区域10和位于所述核心区域10外围的外围区域20，所述核心区域10内形成有阵列排布的像素11；所述外围区域20内形成有控制电路21以及引脚22。所述控制电路21用于控制并读取像素11的传感数据，引脚22作为芯片内部与外部之间电信号传输的连接端。所述核心区域10内各位置处均分布有像素11。但是在所述图像传感芯片用于阵列式成像模式时，核心区域10上分布有阵列分布的微透镜，仅与微透镜对应位置处的部分区域12内的像素能够输出有效成像数据，而其他位置处的像素则为无效像素。无效像素占据芯片核心区域面积，造成芯片面积浪费，导致芯片集成度下降。针对阵列成像的情景，专利技术人提供一种新的阵列式图像传感芯片，充分利用芯片的有效面积，提高芯片集成度。下面结合附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。请参考图2，为本专利技术一实施例的阵列式图像传感芯片的结构示意图。该实施例中，所述阵列式图像传感芯片200包括核心区域210和外围区域220。所述核心区域210内形成有若干成像单元211，每个成像单元211内形成有若干阵列排布的像素；控制电路212，与各成像单元211连接，至少部分所述控制电路212位于相邻成像单元211之间的核心区域210内。具体的，该实施例中，仅在所述核心区域210的成像位置处形成若干像素构成的成像单元211，而非成像区域则用于形成控制电路212。图2中，示出了在所述核心区域210内的非成像区域尺寸足够的情况下，将所有控制电路212均形成于所述非成像区域内，仅在外围区域220内形成引脚221，从而可以充分利用核心区域内的非成像区域，减少外围区域220尺寸。与传统的图像传感芯片相比，在核心区域面积相同的情况下，能够有效减少外围区域面积，从而减少芯片尺寸，降低成本。所述控制电路212包括用于读取传感数据的读取电路，对传感数据进行降噪、模数转换等数据处理电路以及存储电路等。所述控制电路212可以包括若干电路单元2121，与各成像单元211分别对应，用于分别读取各成像单元211内的传感数据，并进行数据处理，从而可以对各成像单元211内的传感数据进行并行处理，提高数据处理速度。在单个成像单元211内像素数量不变的情况下，可以通过增加成像单元211的数量来提高成像分辨率，此时由于对各成像单元211的传感数据进行并行处理，因此成像的帧率不会随分辨率的增加而改变，因此，能够降低高分辨本文档来自技高网...

【技术保护点】
1.一种阵列式图像传感芯片，其特征在于，包括：/n核心区域，所述核心区域内形成有若干成像单元，每个成像单元内形成有若干阵列排布的像素；/n控制电路，与各成像单元连接，至少部分所述控制电路位于相邻成像单元之间的核心区域内。/n

【技术特征摘要】
1.一种阵列式图像传感芯片，其特征在于，包括：
核心区域，所述核心区域内形成有若干成像单元，每个成像单元内形成有若干阵列排布的像素；
控制电路，与各成像单元连接，至少部分所述控制电路位于相邻成像单元之间的核心区域内。


2.根据权利要求1所述的阵列式图像传感芯片，其特征在于，所述控制电路包括若干电路单元，每个电路单元对应于至少一个成像单元，用于对相应的成像单元的传感数据进行并行处理。


3.根据权利要求1所述的阵列式图像传感芯片，其特征在于，所述若干成像单元沿第一方向和第二方向排列，所述第一方向和所述第二方向相互垂直，或者所述第一方向和所述第二方向之间成钝角；所述成像单元内的像素按照行列形式阵列分布，各成像单元内位于同一列的像素耦合至同一列信号线，各成像单元内位于同一行的像素耦合至同一行信号线。


4.根据权利要求3所述的阵列式图像传感芯片，其特征在于，所述控制电路至少包括读取电路，所述读取电路包括若干读取单元，每一个读取单元对应于至少一个成像单元，且设置于位于同一列的成像单元之间，耦合至对应的成像单元的列信号线。


5.根据权利要求4所述的阵列式图像传感芯片，其特征在于，若干行偏置单元，位于核心区域外围，...

【专利技术属性】
技术研发人员：王威，王腾，姜迪，张大龙，
申请(专利权)人：苏州多感科技有限公司，
类型：发明
国别省市：江苏;32