适于实时任务切换的灵活逻辑单元制造技术

本发明专利技术适用于其中数字控制由FPCU组件处理的电机系统的环境。这适用于以下应用领域，例如但不限于汽车领域。本发明专利技术使得能够针对在FLU eFPGA矩阵中映射的应用程序任务进行快速和安全的时间切片上下文切换，这类似于微处理器中的任务上下文切换，其目的是使FLU的所有计算资源随着时间的使用最大化。

【技术实现步骤摘要】
【国外来华专利技术】适于实时任务切换的灵活逻辑单元
本专利技术适用于其中数字控制由FPCU组件处理的电机系统的环境。这适用于例如汽车领域之类的应用领域，但不限于汽车领域。
技术介绍
如今，车辆中的电子控制单元(ECU)的数量越来越多。由于这种数量众多的独立ECU的成本和可靠性，这种情况对于汽车制造商而言成为问题。因此，该领域的趋势是尝试尽可能减少电子模块的数量。但是，由于致动器的全局电气化和ADAS功能的集成，要控制的动力传动系元件的数量一直在增加。因此，唯一可能的方式是能够在单个ECU中收集多种不同的功能。如果我们考虑纯软件控制器，则解决方案来自增加CPU核的数量、增加CPU操作频率以及应用最新水平的多处理和多任务机制。但是，如果我们考虑基于FPGA的控制器，尤其是FPCU器件，则问题会更加复杂。该领域的最新水平是：●要么使FPGA尺寸变大，并且将多个任务简单地并排映射到FPGA中。该解决方案太昂贵而无法成为现实的生产解决方案。●要么每次需要任务切换时都重新加载FPGA内容。但是他的方法对于像汽车ECU中我们具有的那样的快速实时操作系统而言太慢了。它太慢了，因为在应用程序加载期间必须停止FPGA的活动。而且，该方法不满足对应用程序数据保存和恢复的需求。因此，必须将该机制实现为应用程序本身的一部分，这会占用大量FPGA资源并增加上下文切换延迟。图16解释了不同的解决方案：●第一行示出了旧技术FPGA中发生了什么。这个相对慢。因此，典型的实时迭代任务将消耗所有处理能力。在这种情况下，上下文切换不适用。●第二行解释了当在现代技术FPGA上执行时该相同任务的行为方式。显然，大多数计算能力都已损失，并且可以用于其它目的。●第三行是我们可以通过常规的“上下文切换”实现的功能。在这种情况下，收益非常有限。切换延迟是不可接受的。●第四行是本专利技术的目的：几乎是即时上下文切换。通过引用与灵活逻辑单元相关的US2015/0091613进一步完整地结合描述。值得注意的是，现有技术没有(a)提供针对技术上复杂的上下文的解决方案，其中必须执行许多不同的任务，因此除了需要外部的矩阵存储器外，更特别地，在上下文切换的上下文中，在所述矩阵与存储器之间需要来回合适的数据传输。(b)考虑到目标领域中要求的对高容错要求的需求。(c)提供其它有利的用途，诸如增强安全执行和/或提供低功耗的用途。专利技术目的本专利技术克服了上述问题和现有技术的缺点。
技术实现思路
一般而言，本专利技术针对这样的布置，其中可以处理的任务的数量几乎是无限的，实际上由矩阵外部提供的存储器的尺寸确定，并且提供数据存储和恢复电路(以及它们之间的连接)用于(i)将与一个任务相关的数据从所述存储器预加载到所述数据和恢复电路中和/或(ii)将所述数据存储和恢复电路中的与一个任务相关的数据后存储到所述数据存储器，从而可以在执行另一任务的同时进行所述预加载和/或后存储而不会干扰所述任务执行。此外，本专利技术提供了用于在布置上至少两个任务的容错增强的顺序执行的方法，基于使配置位存储电路置于具有尽可能最高的容错的操作条件下。此外，本专利技术通过考虑当矩阵被设置为处于活动时间时的需求来讨论与低功耗有关的特殊性，特别是通过指出所述数据存储器必须是(片上)非易失性存储器来讨论。本专利技术还提供了用于提供安全执行的解决方案，其中任务是相同的并且被比较，并且本质上将强调数据存储和恢复电路的本地存储特征。最后，还公开了在任务切换的情况下确保安全操作所需的输出电路。首先，本专利技术使得能够针对在FLUeFPGA矩阵中映射的应用程序任务进行快速且安全的时间切片上下文切换，这类似于微处理器中的任务上下文切换，其目的是使FLU的所有计算资源随着时间的使用最大化。其次，本专利技术提供了兼容于如US2015/0091613中所述的灵活逻辑中的使用的实施例。第三，该上下文切换基础设施设备可以以低成本进行适配，以在FLU中包括强大的功能安全检查机制。一般而言，本专利技术需要三个分离的电路(它们自身具有各种实施例)以及这些的各种布置或组合：●配置位电路及其“双锁存器”菊花链布置。○它管理将eFPGA矩阵配置到执行FLU映射任务所需的逻辑功能中的配置位集。●数据电路及其“双触发器”菊花链布置。○这一项管理FLU映射的任务上下文数据的保存和恢复。●任务感知型FLU输出电路或端口○这一项管理关于任务切换概念将应用程序结果传输到FLU外部的方式。更一般而言，本专利技术提供了●一种布置，包括(i)具有(a)多个可编程逻辑单元(可配置查找表、多路复用器布置、SPU(信号处理单元)、数学运算符……)和(b)多个第一一位时钟控制存储元件的系统，所述可编程逻辑单元和第一一位时钟控制存储元件被布置成阵列(以作为可编程逻辑一起操作)，该布置适于至少两个任务的顺序执行，从而对于所述第一一位时钟控制存储元件中的每一个，数据存储和恢复电路被提供用于本地存储或恢复所述第一一位时钟控制存储元件的每个任务的相应值。●一种布置，优选地与以上布置组合，包括配置位存储器，从而对于所述可编程逻辑单元中的每一个，提供配置位存储电路，其中，所述配置位存储电路，以及整体控制系统被进一步提供用于控制所述配置位存储电路；以及所述整体控制系统包括用于接收指令的输入部件以及电路系统，该电路系统根据所接收的指令作用为能够进一步生成用于所述配置位电路的时钟信号。●本专利技术还提供了包括计算机可读代码(诸如微编程逻辑)的计算机程序产品，当由整体控制系统针对上述任何布置运行该计算机可读代码时导致特定切换方法的执行。在替代方案中，所述整体控制系统包括专门设计的状态机，以代替地导致特定切换方法的执行。组合也是可能的。●本专利技术进一步提供了用于通过使用控制器在描述的布置上至少两个任务的顺序执行的具体方法，用于(a)在执行一个任务时，在本地存储与另一任务相关的配置(在所述配置位存储电路中)(b)此后并且优选地在一个时钟周期内基于所述配置将所述可编程逻辑单元配置为能够执行所述另一任务；以及(c)然后直接开始所述另一任务的执行。此外，当执行所述一个任务时，准备恢复所述第一一位时钟控制存储元件中的与所述另一任务相关的相应值；(b)此后并且优选地在一个时钟周期内，将所述另一任务的那些值存储在所述第一一位时钟控制存储元件中，同时(本地地)存储所述一个任务的值。最后一步与配置步骤同时发生。在某些实施例中，从配置存储器加载所述配置，但这并不总是必须的。在某些实施例中，这些值存储在矩阵外部，然后准备恢复，需要从存储器外部的存储器中获取。这再次并非总是必须的。附图说明图1示意性地描述了贯穿进一步描述所讨论的布置、系统、电路和存储元件的关系。图2顶部和底部示意性地图示了数据存储方面电路的实施例。图3示意性地图示了数据存储方面电路的另一实施例。图4示意性地本文档来自技高网...

【技术保护点】
1.一种布置(300)，包括(A)(i)具有(a)多个可编程逻辑单元(210)和(b)多个第一一位时钟控制存储元件(20)的矩阵(200)，所述可编程逻辑单元和第一一位时钟控制存储元件被布置成阵列，该布置适于至少两个任务的顺序执行，从而对于所述第一一位时钟控制存储元件中的每一个，数据存储和恢复电路(10)被提供用于本地存储或恢复所述第一一位时钟控制存储元件的每个任务的相应值；以及(B)在所述矩阵外部的数据存储器(310)，其中所述数据存储和恢复电路被提供用于(i)将与一个任务相关的数据从所述存储器预加载到所述数据和恢复电路中和/或(ii)将所述数据存储和恢复电路中的与一个任务相关的数据后存储到所述数据存储器，从而能够在执行另一任务的同时进行所述预加载和/或后存储，而不干扰所述任务执行。/n

【技术特征摘要】
【国外来华专利技术】20171226 EP 17210568.6;20180315 EP PCT/EP2018/05641.一种布置(300)，包括(A)(i)具有(a)多个可编程逻辑单元(210)和(b)多个第一一位时钟控制存储元件(20)的矩阵(200)，所述可编程逻辑单元和第一一位时钟控制存储元件被布置成阵列，该布置适于至少两个任务的顺序执行，从而对于所述第一一位时钟控制存储元件中的每一个，数据存储和恢复电路(10)被提供用于本地存储或恢复所述第一一位时钟控制存储元件的每个任务的相应值；以及(B)在所述矩阵外部的数据存储器(310)，其中所述数据存储和恢复电路被提供用于(i)将与一个任务相关的数据从所述存储器预加载到所述数据和恢复电路中和/或(ii)将所述数据存储和恢复电路中的与一个任务相关的数据后存储到所述数据存储器，从而能够在执行另一任务的同时进行所述预加载和/或后存储，而不干扰所述任务执行。


2.根据权利要求1所述的布置，其中，多个所述数据存储和恢复电路串联布置。


3.根据权利要求1或2所述的布置，其中，所述数据存储和恢复电路包括(i)至少一个第二一位时钟控制存储元件，并且多个所述第二一位时钟控制存储元件串联布置(以限定并操作为移位寄存器)，特别是一个第二一位时钟控制存储元件的输出用作串联中的下一个第二一位时钟控制存储元件的所述第二(数据)输入(以经由所述输入(50)和输出(150)建立数据通信)。


4.根据权利要求1、2或3中的任一项所述的布置(300)，其中，所述数据存储器是(片上)非易失性存储器。


5.一种用于在布置上至少两个任务的容错增强的顺序执行的方法，该布置包括(i)具有(a)多个可编程逻辑单元、(b)多个第一一位时钟控制存储元件的系统，所述可编程逻辑单元和第一一位时钟控制存储元件被布置成阵列，并且其中对于所述可编程逻辑单元中的每一个，提供配置位存储电路，所述用于至少两个任务的容错增强的顺序执行的方法基于使所述配置位存储电路置于具有尽可能最高的容错的操作条件下，所述方法包括为所述配置位电路生成时钟信号(a)在执行一个任务时，以将与另一任务相关的配置位存储在所述配置位存储电路中，所述步骤(a)在任务执行期间尽可能晚地被触发来进行；(b)在一个时钟周期内，基于所述配置位将所述可编程逻辑单元配置为能够执行所述另一任务；以及(c)开始执行所述另一任务。


6.一种用于在布置上至少两个任务的容错增强的顺序执行的方法，该布置包括(i)具有(a)多个可编程逻辑单元、(b)多个第一一位时钟控制存储元件的系统，所述可编程逻辑单元和第一一位时钟控制存储元件被布置成阵列，并且其中对于所述可编程逻辑单元中的每一个，提供配置位存储电路，所述用于至少两个任务的容错增强的顺序执行的方法基于使所述配置位存储电路置于具有尽可能最高的容错的操作条件下，所述方法包括为所述配置位电路生成时钟信号(a)在执行一个任务之后，以将与另一任务相关的配置位存储在所述配置位存储电路中；(b)在一个时钟周期内，基于所述配置位将所述可编程逻辑单元配置为能够执行所述另一任务；以及(c)开始执行所述另一任务。


7.根据权利要求5或6所述的方法，其中，在所述布置中提供的整体控制系统能够为所述配置位电路生成时钟信号，所述配置位电路被配置为具有不活动时钟信号，除非需要任务切换。


8.根据权利要求5或6所述的方法，其中，所述配置位存储电路包括(i)第三一位时钟控制存储元件(710)；连接到所述第三一位时钟控制存储元件的至少一个第四一位时钟控制存储元件(720)。


9.根据前述权利要求1至4中的任一项所述的布置，还包括输出电路(600)，要求该输出电路(600)在任务切换的情况下确保安全操作。


10.根据权利要求9所述的布置，具有一个或多个输出端口(630)，设有这样的输出电路(600)，所述布置还包括(对于所述输出端口中的每一个的系统(600))：(i)第三一位时钟控制存储元件(620)；(ii)第三切换元件(610)，用于...

【专利技术属性】
技术研发人员：L·J·D·维奇尔，B·B·J·萨尔，A·J·F·勒布伦，
申请(专利权)人：芯力能简易股份公司，
类型：发明
国别省市：法国;FR