存在串行互连的重定时器时实现同步报头抑制延迟优化制造技术

本申请涉及存在串行互连的重定时器时实现同步报头抑制延迟优化。本文公开了与用于串行互连的安全流协议相关联的方法和装置。在实施例中，一种装置包括发射器和接收器。当发射处于报头抑制模式期间时，发射器和接收器被配置为经由链路发射和接收事务层数据包，事务层数据包包括与在预定数量的数据块之后传输的有序集的传输相关联的指示符。还公开了附加特征和其他实施例。

【技术实现步骤摘要】
存在串行互连的重定时器时实现同步报头抑制延迟优化本申请要求于2019年3月8日提交的，以MichelleJen、DebendraDasSharma、BruceTennant、PrahladacharJayaprakashBharadwaj的名义的，标题为ENABLINGSYNCHEADERSUPPRESSIONLATENCYOPTIMIZATIONINTHEPRESENCEOFRETIMERSFORSERIALINTERCONNECT(存在串行互连的重定时器时实现同步报头抑制延迟优化)的美国临时专利申请No.62/815,572的优先权，其公开内容通过引用合并于此。
各个实施例一般可以涉及计算
，并且特别地涉及在存在用于串行互连的重定时器的情况下实现同步报头抑制延迟优化(syncheadersuppressionlatencyoptimization)，诸如用于Intel加速器链路(IntelAL)的FlexBus技术。
技术介绍
本文提供的背景描述是为了总体上呈现本专利技术上下文的目的。除非本文另外指出，否则本节中描述的材料不是本申请中的权利要求的现有技术，并且不能由于包含在本节中而承认是现有技术。例如，在数据中心应用中越来越多地使用硬件加速器来加速执行性能。为了满足新的性能要求，正在开发各种补充的互连技术，例如，FlexBus技术能够使用外围组件互连快速(PCIe)电气设备使加速器链路(AcceleratorLink)(IntelAL)协议去封装(off-package)传输。属于IntelAL协议一部分的内存和缓存语义用于对延迟敏感的应用程序中。定义为支持FlexBus.AL的延迟优化之一是PCIe同步报头抑制。在8GT/s或更高的数据速率下，通常在每个通道上传输的每个128位块之前插入2位同步报头，用于区分PCIe数据块和PCIe有序集块。将此同步报头插入发射路径并将其在接收路径中剥离所需的多级复用逻辑与显著的延迟相关联，该延迟可以通过完全绕过同步报头的使用来避免。当抑制PCIe同步报头时，链路上的每个组件仍必须具有确定将哪些块解码为有序集块的方法，以便可以正确协调链路状态转换。在CPU和端点中出现的下游和上游端口逻辑可以对数据块进行解码，以确定何时将发生向有序集块的转换。另一方面，重定时器不监视数据块，因此需要另一种方式来识别从数据块到有序集块的转换。
技术实现思路
根据本专利技术的一方面，提供了一种用于将包发射到互连上的装置，包括：发射器，所述发射器包括物理层，所述物理层被配置为将多个事务层数据包发射到串行互连上，其中，当发射处于报头抑制模式期间时，所述物理层在所述多个事务层数据包的预定数量的数据块之后插入有序集。根据本专利技术的另一方面，提供了一种用于经由链路进行发射的方法，包括：在发射器和经由链路耦接到所述发射器的接收器之间执行协商；响应于报头抑制模式的协商，禁用所述发射器的物理层的报头插入电路，并配置所述物理层的有序集插入电路从而以预定间隔对有序集插入进行调度；和经由所述链路从所述物理层向所述接收器发射多个事务层数据包，包括在多个事务层数据包的预定数量的数据块之后发射有序集。根据本专利技术的又一方面，提供了一种包括计算机可读指令的计算机可读存储介质，所述计算机可读指令在执行时实施一种用于经由链路进行发射的方法。根据本专利技术的再一方面，提供了一种用于处理数据流的系统，包括：中央处理单元，所述中央处理单元具有发射器；加速器，所述加速器具有接收器并经由链路耦接到所述中央处理单元；和至少一个重定时器，所述至少一个重定时器耦接在所述中央处理单元和所述加速器之间，其中当所述链路在报头抑制模式下进行操作时，所述重定时器基于接收到数据流有序集的开始之后的固定间隔，在数据流中识别有序集。一种用于将包发射到互连上的装置，包括：发射器模块，所述发射器模块包括物理层模块，所述物理层模块用于将多个事务层数据包发射到串行互连上，其中，当发射处于报头抑制模式期间时，所述物理层模块在所述多个事务层数据包的预定数量的数据块之后插入有序集。附图说明通过以下详细描述并结合附图，将容易理解实施例。为了便于描述，相似的参考标号表示相似的结构元件。在附图的各幅图中，通过示例而非限制的方式示出了实施例。图1示出了抑制了同步报头的控制SKPOS(ControlSKPOS)或SKPOS插入(SKPOSInsertion)。图2示出了多个物理重定时器配置(MultiplePhysicalRetimersConfiguration)。图3A是根据实施例的接口电路的框图。图3B是根据实施例的用于物理层的控制电路的更详细的框图。图4是根据实施例的系统的框图。图5是根据本专利技术的实施例的方法的流程图。图6是根据本专利技术的另一实施例的方法的流程图。图7是根据本专利技术的另一实施例的系统的框图。图8示出了根据各种实施例的适合用于实施本专利技术的各个方面的示例设备。图9示出了根据各种实施例的具有用于实施参考图1-8描述的方法的指令的存储介质。具体实施方式为了解决在
技术介绍
部分中描述的挑战/问题，实施例提供了用于允许重定时器确定当处于同步报头抑制模式时何时发射PCIe有序集块的方法和装置。具体地，在实施例中，当处于FlexBus.AL模式时，如果抑制了同步报头，则物理层将在每340个数据块之后调度控制SKP有序集或SKP有序集的插入，除非退出数据流。此外，在实施例中，当退出数据流时，将调度的控制SKPOS(或SKPOS)替换为EIOS(对于L1输入)或EIEOS(对于包括恢复的所有其他情况)。此间隔满足SKPOS插入的PCIe时钟容限补偿要求，并确保在AL528-微片边界进行插入。利用这种机制，重定时器确保在固定的时隙发射有序集块，从而可以对它们进行适当的解码。之所以如此，是因为重定时器仅解码有序集，而不解码常规数据块。应理解虽然本专利技术包括包含FlexBus.AL或AL的互连术语，但是根据此类协议的术语和互连可以根据例如计算快速链路规范修订版1.0(2019年3月)(以下称为CXL规范)或CXL规范的任何将来版本、修改形式或替代形式的计算快速链路规范，与各种计算快速链路(CXL)互连互换。下文的详细描述参考附图。在不同的附图中可以使用相同的附图标记来标识相同或相似的元件。在下文的说明中，出于解释而非限制的目的，阐述了例如特定的结构、架构、接口、技术等的具体细节，以便提供对各种实施例的各个方面的透彻理解。然而，对于受益于本专利技术的本领域技术人员显而易见的是，可以在脱离这些具体细节的其他示例中实施各个实施例的各个方面。在某些情况下，省略了对众所周知的设备、电路和方法的描述，以免不必要的细节使各个实施例的描述不清楚。将以最有助于理解说明性实施例的方式将各种操作依次描述为多个离散的操作；然而，描述的顺序不应解释为暗示这些操作必定有顺序关系。特别是，这些操作可能不按显示的顺序执行。重复使用短语“在各种实施例中本文档来自技高网...

【技术保护点】
1.一种用于将包发射到互连上的装置，包括：/n发射器，所述发射器包括物理层，所述物理层被配置为将多个事务层数据包发射到串行互连上，其中，当发射处于报头抑制模式期间时，所述物理层在所述多个事务层数据包的预定数量的数据块之后插入有序集。/n

【技术特征摘要】
20190308 US 62/815,572;20190829 US 16/554,9741.一种用于将包发射到互连上的装置，包括：
发射器，所述发射器包括物理层，所述物理层被配置为将多个事务层数据包发射到串行互连上，其中，当发射处于报头抑制模式期间时，所述物理层在所述多个事务层数据包的预定数量的数据块之后插入有序集。


2.根据权利要求1所述的装置，其中，所述串行互连包括计算快速链路互连链路。


3.根据权利要求2所述的装置，其中，所述有序集包括控制SKP有序集或SKP有序集之一。


4.根据权利要求1所述的装置，其中，所述预定数量的数据块是340个数据块。


5.根据权利要求1所述的装置，进一步包括多个物理重定时器，所述多个物理重定时器经由所述串行互连耦接到所述发射器，其中所述多个物理重定时器被组合以形成一个逻辑重定时器，并且所述多个物理重定时器包括控制电路以在不对所述多个事务层数据包进行解码的情况下识别所述有序集。


6.根据权利要求5所述的装置，其中，当所述有序集是电空闲有序集时，所述多个物理重定时器中的至少一个进入低功率状态。


7.根据权利要求1所述的装置，其中，所述物理层包括控制电路，所述控制电路包括：
协商电路，用于与链路伙伴进行协商，所述协商包括所述报头抑制模式的协商；和
配置电路，用于在所述报头抑制模式中禁用同步报头插入电路。


8.根据权利要求7所述的装置，其中，在协商期间，重定时器指示所述报头抑制模式的支持。


9.根据权利要求7所述的装置，其中，所述控制电路还包括：有序集插入电路，用于在所述预定数量的数据块之后插入所述有序集，所述有序集插入电路包括至少一个计数器，用于对所述预定数量的数据块进行计数。


10.根据权利要求9所述的装置，其中，当退出包括所述多个事务层包的数据流时，所述有序集插入电路插入电空闲有序集。


11.根据权利要求1所述的装置，其中，所述物理层包括多路复用器，用于在所述预定数量的数据块之后发射所述有序集。


12.一种用于经由链路进行发射的方法，包括：
在发射器和经由链路耦接到所述发射器的接收器之间执行协商；
响应于报头抑制模式的协商，禁用所述发射器的物理层的报头插入电路，并配置所述物理层的有序集插入电路从而以预定间隔对有序集插入进行调度；和
经由所述链路从所述物理层向所述接收器发射多个事务层数据包，包括在多个事务层数据包的预定数量的数据块之后发射有序集。


13.根据权利要求12所述的方法，还包括：维持从所述物理层发射的数据块的计数...

【专利技术属性】
技术研发人员：M·耶恩，D·达斯夏尔马，B·坦南特，P·贾亚普拉卡什巴拉德瓦杰，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US