基于SPI配置方式的大容量FPGA的测试工装和测试方法技术

本发明专利技术涉及基于SPI配置方式的大容量FPGA的测试工装和测试方法。测试工装包括底板、被测器件座、配置芯片、JTAG接口、电源接口、电阻和插针座，其特征是被测器件座与底板可拆卸连接，印制线的间距为5mil以上，与被测器件座的电源顶针和接地顶针对应的焊盘集中布置在底板的中间位置。测试方法包括以下步骤：设计电路逻辑；进行电路逻辑波形仿真试验；设计顶层文件TOP；使用SPI配置方式生成配置文件并烧录；编写测试图形向量文件；在J750测试系统上编写测试程序；FPGA测试。采用本发明专利技术，可满足大容量FPGA的存储需求，基本逻辑单元覆盖率达90％以上而且可移植性好。本发明专利技术制作成本低、电磁干扰小、维修方便。

【技术实现步骤摘要】
基于SPI配置方式的大容量FPGA的测试工装和测试方法
本专利技术涉及可编程器件的测试工装和测试方法，具体而言是基于SPI配置方式的大容量FPGA的测试工装和测试方法。
技术介绍
FPGA，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，它既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。由于FPGA基于SRAM工艺，故在使用时需要外接片外存储器以保存程序。上电时，FPGA将外部存储器中的数据读入片内RAM，完成配置后，进入工作状态；掉电后FPGA恢复为白片，内部逻辑消失。FPGA是当今数字系统设计的主要硬件平台，其主要特点就是完全由用户通过软件进行配置和编程，从而完成某种特定的功能，且可以反复擦写。在修改和升级时，不需额外地改变PCB电路板，只是在计算机上修改和更新程序，使硬件设计工作成为软件开发工作，缩短了系统设计的周期，提高了实现的灵活性并降低了成本。FPGA作为超大规模集成电路，同时又作为可编程逻辑电路，在电路系统应用中的重要性不言而喻，因此，要想维持电路系统的顺利运行，必须首先保证FPGA的高可靠性，而开展FPGA测试就是验证其可靠性的最直接方法。开展FPGA测试，往往通过自动测试系统来实现，这样不仅效率高，还能有效避免人为误差、提高检测精度。为此，需要设计专门的硬件即测试工装，而基于FPGA的工作原理，配置芯片则是测试工装不可或缺的组成部分。现有的FPGA测试工装通常采用主串配置方式，这是一种最常用的配置方式，但其允许存储的数据容量较小，不适合作为大容量FPGA的配置方式。另外，现有FPGA测试工装的印制电路板中线与线的间距一般设计为3mil，虽然节约了印制电路板面积，但这样会产生明显的电磁干扰现象，影响测试精度；被测器件座直接焊接在印制电路板上，安装容易但拆卸难度大，一旦被测器件座损坏或其它需要将两者分离的情况，则只能废弃被测器件座和印制电路板，造成浪费；现有FPGA测试工装的印制电路板中电源接点和地接点设计的较为分散，需要的引线多，进而使印制电路板的层数多，提高了成本。在测试方法上，现有技术采用的电路逻辑设计方法不定，即可以设计任意电路，但这将导致不能全面的考察FPGA，特别是其基本逻辑单元覆盖率仅在40％-70％之间，未能全面覆盖FPGA的基本逻辑单元。另外，所有设计都局限在一个层面，导致该层面堆积的内容过多，结构不清晰，而且定义管脚时，需要定义该层面所有的管脚，容易产生逻辑错误，增加设计难度。针对现有技术的上述不足，为提高FPGA内部资源测试覆盖率，增加可操作性，本专利技术提出一种成本低、通用性强、操作简便的基于SPI配置方式的大容量FPGA的测试工装和测试方法。
技术实现思路
本专利技术的目的是提供一种成本低、通用性强、操作简便的基于SPI配置方式的大容量FPGA的测试工装和测试方法。为实现上述目的，本专利技术采用如下技术方案：一种基于SPI配置方式的大容量FPGA的测试工装，包括底板、被测器件座、配置芯片、JTAG接口、电源接口、电阻和与J750专用工装接头配合的插针座，其特征是被测器件座布置在底板的正面中部，被测器件座上设置有螺纹孔，底板上与螺纹孔相应的部位开设有通孔，螺栓穿过通孔后与螺纹孔配合将被测器件座固定在底板上并使被测器件座的各个顶针分别与底板的相应焊盘紧密接触，底板的正面还布置有配置芯片、JTAG接口、电源接口和电阻，配置芯片为具有SPI接口的FLASH存储器，四个插针座分别布置在底板反面的四个边沿，底板的双面均设置有印制电路，印制线彼此之间的间距为5mil以上，与被测器件座的电源顶针和接地顶针对应的焊盘集中布置在底板的中间位置，被测器件座、配置芯片、JTAG接口、电源接口、电阻和插针座彼此之间通过印制电路连接。进一步地，所述螺纹孔为四个并分别布置在被测器件座的四个角上。进一步地，所述印制线彼此之间的间距为5mil-10mil。进一步地，所述螺栓为沉头螺栓。用上述基于SPI配置方式的大容量FPGA的测试工装之一对大容量FPGA进行测试的方法，包括以下步骤：S1.使用软件ISE设计电路逻辑；S1.1.设计最小电路单元Umin；在FPGA的内部逻辑资源中，使用软件ISE中的硬件描述语言Verilog，调用D触发器和RAM存储器作为最小电路逻辑，将D触发器的输出端口与RAM存储器的输入端口连接，形成最小电路单元Umin，并编译最小电路单元Umin代码；S1.2.设计电路逻辑链条L；将每100个Umin首尾相接组成电路逻辑链条L，n个电路逻辑链条L依次记为L1、L2、...Ln，其中n的数值取决于待测FPGA的内部容量大小，电路逻辑链条彼此之间并行排列，编译电路逻辑链条L代码；S2.使用软件ISE进行电路逻辑波形仿真试验；S2.1.定义电路逻辑链条L的端口；使用软件ISE，在波形仿真试验界面中，定义电路逻辑链条L的输入端口、输出端口、时钟端口和控制端口，所述端口有且仅有1个；S2.2.设置电路逻辑链条L的端口状态；输入端口由低电平状态持续1微秒变为高电平状态持续1微秒，时钟端口为周期1微秒的方波，控制端口为导通状态；S2.3.观察输出端口波形；若在方波信号上升沿由低电平变为高电平，且高电平持续时间为1微秒，随即再变为低电平，则表明电路逻辑设计无误；否则返回步骤S1.1；S3.设计涵盖各电路逻辑链条L的顶层文件TOP；S3.1.设计顶层文件TOP电路逻辑；使用软件ISE设计n个D触发器并依次记为D1、D2、...Dn，n值与电路逻辑链条L的数量相同；将D1与L1、D2与L2、...Dn与Ln一一对应级联，使电路逻辑链条L的输入端口与D触发器的输入端口连接，电路逻辑链条L的输出端口与D触发器的输出端口连接，电路逻辑链条L的时钟端口与D触发器的时钟端口连接，电路逻辑链条L的控制端口与D触发器的控制端口连接；S3.2.定义FPGA管脚；TOP文件中各电路逻辑链条L的输入端口、输出端口和控制端口由I/O管脚定义，各电路逻辑链条L的时钟端口由时钟管脚定义，输入端口、输出端口、控制端口与FPGA的I/O管脚可自由连接，时钟端口与FPGA的时钟管脚可自由连接；S3.3.编译顶层文件TOP代码；编译通过，软件ISE生成比特流文件BIT；否则返回步骤S3.1；S4.使用SPI配置方式生成配置文件并烧录；S4.1.生成配置文件MCS；使用软件ISE，打开在线配置界面，将配置方式设置为SPI配置，根据测试工装上的配置芯片来设置配置芯片容量，选择已生成的比特流文件BIT，点击生成，直至软件提示成功生成配置文件MCS；S4.2.连接测试工装与其他设备；选取与待测FPGA相适应的外挂电源，将测试工装分别与外挂电源和PC电脑连接；S4.3.对配置芯片进行擦除；本文档来自技高网...

【技术保护点】
1.一种基于SPI配置方式的大容量FPGA的测试工装，包括底板(1)、被测器件座(2)、配置芯片(3)、JTAG接口(4)、电源接口(5)、电阻(6)和与J750专用工装接头配合的插针座(7)，其特征在于：被测器件座(2)布置在底板(1)的正面中部，被测器件座(2)上设置有螺纹孔(2.1)，底板(1)上与螺纹孔(2.1)相应的部位开设有通孔(1.1)，螺栓(8)穿过通孔(1.1)后与螺纹孔(2.1)配合将被测器件座(2)固定在底板(1)上并使被测器件座(2)的各个顶针分别与底板(1)的相应焊盘紧密接触，底板(1)的正面还布置有配置芯片(3)、JTAG接口(4)、电源接口(5)和电阻(6)，配置芯片(3)为具有SPI接口的FLASH存储器，四个插针座(7)分别布置在底板(1)反面的四个边沿，底板(1)的双面均设置有印制电路，印制线彼此之间的间距为5mil以上，与被测器件座(2)的电源顶针和接地顶针对应的焊盘集中布置在底板(1)的中间位置，被测器件座(2)、配置芯片(3)、JTAG接口(4)、电源接口(5)、电阻(6)和插针座(7)彼此之间通过印制电路连接。/n

【技术特征摘要】
1.一种基于SPI配置方式的大容量FPGA的测试工装，包括底板(1)、被测器件座(2)、配置芯片(3)、JTAG接口(4)、电源接口(5)、电阻(6)和与J750专用工装接头配合的插针座(7)，其特征在于：被测器件座(2)布置在底板(1)的正面中部，被测器件座(2)上设置有螺纹孔(2.1)，底板(1)上与螺纹孔(2.1)相应的部位开设有通孔(1.1)，螺栓(8)穿过通孔(1.1)后与螺纹孔(2.1)配合将被测器件座(2)固定在底板(1)上并使被测器件座(2)的各个顶针分别与底板(1)的相应焊盘紧密接触，底板(1)的正面还布置有配置芯片(3)、JTAG接口(4)、电源接口(5)和电阻(6)，配置芯片(3)为具有SPI接口的FLASH存储器，四个插针座(7)分别布置在底板(1)反面的四个边沿，底板(1)的双面均设置有印制电路，印制线彼此之间的间距为5mil以上，与被测器件座(2)的电源顶针和接地顶针对应的焊盘集中布置在底板(1)的中间位置，被测器件座(2)、配置芯片(3)、JTAG接口(4)、电源接口(5)、电阻(6)和插针座(7)彼此之间通过印制电路连接。


2.根据权利要求1所述的基于SPI配置方式的大容量FPGA的测试工装，其特征在于：所述螺纹孔(2.1)为四个并分别布置在被测器件座(2)的四个角上。


3.根据权利要求1或2所述的基于SPI配置方式的大容量FPGA的测试工装，其特征在于：所述印制线彼此之间的间距为5mil-10mil。


4.根据权利要求1或2所述的基于SPI配置方式的大容量FPGA的测试工装，其特征在于：所述螺栓(8)为沉头螺栓。


5.根据权利要求3所述的基于SPI配置方式的大容量FPGA的测试工装，其特征在于：所述螺栓(8)为沉头螺栓。


6.用权利要求1或2或3或4或5所述的基于SPI配置方式的大容量FPGA的测试工装对大容量FPGA进行测试的方法，包括以下步骤：
S1.使用软件ISE设计电路逻辑；
S1.1.设计最小电路单元Umin；
在FPGA的内部逻辑资源中，使用软件ISE中的硬件描述语言Verilog，调用D触发器和RAM存储器作为最小电路逻辑，将D触发器的输出端口与RAM存储器的输入端口连接，形成最小电路单元Umin，并编译最小电路单元Umin代码；
S1.2.设计电路逻辑链条L；
将每100个Umin首尾相接组成电路逻辑链条L，n个电路逻辑链条L依次记为L1、L2、...Ln，其中n的数值取决于待测FPGA的内部容量大小，电路逻辑链条彼此之间并行排列，编译电路逻辑链条L代码；
S2.使用软件ISE进行电路逻辑波形仿真试验；
S2.1.定义电路逻辑链条L的端口；
使用软件ISE，在波形仿真试验界面中，定义电路逻辑链条L的输入端口、输出端口、时钟端口和控制端口，所述端口有且仅有1个；
S2.2.设置电路逻辑链条L的端口状态；
输入端口由低电平状态持续1微秒变为高电平状态持续1微秒，时钟端口为周期1微秒的方波，控制端口为导通状态；
S2.3.观察输出端口波形；
若在方波信号上升沿由低电平变为高电平，且高电平持续时间为1微秒，随即再变为低电平，则表明电路逻辑设计无误；否则返回步骤S1.1；
S3.设计涵盖各电路逻辑链条L的顶层文件TOP；
S3.1.设计顶层文件TOP电路逻辑；
使用软件ISE设计n个D触发器并依次记为D1、D2、...Dn，n值与电路逻辑链条L的数量相同；将D1与L1、D2与L2、...Dn与Ln一一对应级联，使电路逻辑链条L的输入端口与D触发器的输入端口连接，电路逻辑链条L的输出端口与D触发器的输出端口连接，电路逻辑链条L的时钟端口与D触发器的时钟端口连接，电路逻辑链条L的控制端口与D触发器的控制端口连接；
S3.2.定义FPGA管脚；
TOP文件中各电路逻辑链条L的输入端口、输出端口和控制端口由I/O管脚定义，各电路逻辑链条L的时钟端口由时钟管脚定义，输入端口、输出端口、控制端口与FPGA的I/O管脚可自由连接，时钟端口与FPGA的时钟管脚可自由连接；
S3.3.编译顶层文件TOP代码；
编译通过，软件ISE生成比特流文件BIT；否则返回步骤S3.1；
S4.使用SPI配置方式生成配置文件并烧录；
S4.1.生成配置文件MCS；
使用软件ISE，打开在线配置界面，将配置方式设置为SPI配置，根据测试工装上...

【专利技术属性】
技术研发人员：赵永兴，罗向阳，陈章涛，宋芳，李永梅，袁云华，李进，杜鹃，梁玉静，朱云霞，孙浩，赵晓洁，
申请(专利权)人：湖北航天技术研究院计量测试技术研究所，
类型：发明
国别省市：湖北;42