一种提高芯片测试效率的测试结构制造技术

本发明专利技术涉及芯片测试电路设计领域。公开了一种提高芯片测试效率的测试结构。针对现有测试电路一次只能测试一个模块的不足，提出了一种能同时测试多个模块的测试结构，且只需要3个测试接脚(Pin)。

【技术实现步骤摘要】
一种提高芯片测试效率的测试结构
本专利技术涉及芯片测试设计领域，具体涉及一种提高芯片测试效率的测试结构。
技术介绍
为了确保芯片能正常工作，在芯片制造完成后，必须对芯片进行严格的测试。一般的测试方法是将已知的测试信号输入至芯片内部，然后获取芯片电路反馈的信号，以此来判断芯片的功能是否正常。芯片内部的测试电路负责接收并执行外部测试系统发送来的测试向量，然后将测试结果反馈给外部的芯片测试系统。。然而，在现有的测试电路结构下，芯片测试系统一次只能发送一条测试向量，待测试向量执行完成后，才能继续执行下一条向量，即一次只能测试一个被测电路。如果想同时测试芯片内部多个电路，势必需要设置更多的探针，从而造成整体测试成本的提高。
技术实现思路
针对上述问题，本专利技术的目的是提供一种芯片测试结构，在不增加接脚(Pin)的情况下，实现对多个被测电路同时测量，以提高芯片测试效率，降低测试成本。为了达到上述目的，本专利技术提供了一种提高芯片测试效率的测试结构，包括以下几部分：解析分包模块1：获取芯片测试系统5发过来的多组测试向量6，解析后将测试向量6发送给对应的控制子模块3；复接组包模块2：接收各个控制子模块3发过来的测试数据7，完成测试数据7的组装，然后将组装好的测试数据7发送给芯片测试系统5；控制子模块3：接收并执行解析分包模块1发来的测试向量6，然后将测试结果组装成测试数据7发送给复接组包模块2；被测电路4：接收控制子模块3发来的测试控制信号，并向控制子模块3反馈测试结果；芯片测试系统5：基于现有技术，包括测试机、探卡等测试设备，向芯片发送多组测试向量6，接收并解析测试数据7。所述的一种提高芯片测试效率的测试结构，所述的测试向量指用于测试的命令，可以是控制子模块中寄存器的读写命令，也可以是测试命令。所述的一种提高芯片测试效率的测试结构，所述的测试数据表示测试结果，可以是控制子模块中寄存器的数据，也可以是表示测试结果的数据。所述的一种提高芯片测试效率的测试结构，所述的芯片测试系统将N个测试向量通过输入输出接口IO、复位接脚RST、时钟接脚CLK3个接脚(Pin)串行发送给所述的解析分包模块，解析分包模块在串行接收测试向量帧的同时进行解析，即收到1个测试向量后并行发送给对应的控制子模块。所述的控制子模块接收并执行对应的测试向量，然后将测试数据按顺序存入内部FIFO中，并向所述的复接组包模块提供FIFO非空信号。所述的复接组包模块检测到FIFO非空信号有效后，从所有非空的FIFO中依次取出一组测试数据，然后将测试数据通过输入输出接口IO、复位接脚RST、时钟接脚CLK3个接脚(Pin)串行返回给所述的芯片测试系统。所述的芯片测试系统接收所述的复接组包模块发来的测试数据后，完成测试数据解析、存储等功能。本专利技术的上述技术方案相比现有技术具有以下优点：(1)可以同时测试芯片内部多个被测电路1，缩短芯片测试时间；(2)只需要3个接脚(Pin)：IO、复位和时钟，可以增加同测数，提高测试效率。附图说明图1是本专利技术的提高芯片测试效率的测试结构示意图；图2本专利技术的解析分包模块的结构示意图图3本专利技术的控制子模块的结构示意图图4本专利技术的复接组包模块的结构示意图具体实施方式下面将结合附图和实施例对本专利技术做进一步的详细说明。以下请参考图1，图1是所述的提高芯片测试效率的测试结构图，描述所述提高芯片测试效率的测试结构，下面对所述测试结构做具体介绍。芯片测试系统按照一定的格式将被测电路1、被测电路2……被测电路N的N个测试向量进行组装，然后组装好的测试向量串行发送给解析分包模块。解析分包模块从输入Pin上串行接收组装好的测试向量，当接收完一个测试向量后，解析分包模块将收到的测试向量并行发送给对应的控制子模块，然后继续接收下一个测试向量，直到所有测试向量接收完成。控制子模块接收并执行解析分包模块发来的测试向量，然后将得到的测试数据存入控制子模块的FIFO中。复接组包模块检测到各个控制子模块的FIFO有非空状态，并且解析分包模块处于空闲状态时，从所有非空的FIFO依次取出一组测试数据，将所有测试数据组装后串行发送给芯片测试系统。芯片测试系统基于现有技术，包括测试机、探卡等，接收复接组包模块发来的测试数据后，完成测试数据的解析、存储等功能。测试机的组包、解析由软件完成。以下请参考图2，图2是所述的解析分包模块的结构图，描述所述解析分包模块的结构，下面对所述解析分包模块做具体介绍。解析分包模块由3部分组成：向量解析子模块、分组译码子模块和向量发送子模块。向量解析子模块接收CLK/RST/IO上发来的特定序列，判断是否开始接收测试向量。如果判定为开始接收测试向量，则EN信号使能。分组译码子模块接收到使能信号后，从IO上穿行接收测试向量：接收完测试向量1后，存入缓冲1，向量发送子模块将测试向量1发送给控制子模块1；接收完测试向量2后，存入缓冲2，向量发送子模块将测试向量2发送给控制子模块2……以此类推，直到所有测试向量全部接收并发送给对应控制子模块。以下请参考图3，图3是所述的控制子模块的结构图，描述所述控制子模块的结构，下面对所述控制子模块做具体介绍。控制子模块1由4部分组成：译码子模块、寄存器组、命令执行子模块，数据发送子模块。译码子模块从解析分包模块接收测试向量1后，判断该向量需要执行哪些操作：如果是寄存器读写命令，则对寄存器组进行操作；如果是测试命令，则需要交给命令执行子模块完成。命令执行子模块根据测试命令完成对被测电路1的测试操作后，从被测电路1得到测试数据1。数据发送子模块将测试数据1存入FIFO中，并向复接组包模块发送FIFO非空信号，提示复接组包模块可以接收测试数据1。控制子模块2，控制子模块3，控制子模块4组成与控制子模块1结构相同。以下请参考图4，图4是所述的复接组包模块的结构图，描述所述复接组包模块的结构，下面对所述解析分包模块做具体介绍。复接组包模块由2部分组成：组包子模块和数据接收子模块。数据接收子模块收到控制子模块发来的FIFO非空信号后，接收该控制子模块的测试数据，并存入对应缓存中。组包子模块检测到缓存中的测试数据达到一定数量后，按照一定格式将多个测试数据组成一组，通过IO发送给芯片测试系统。本文档来自技高网...

【技术保护点】
1.一种提高芯片测试效率的测试结构，利用分组测试的方式，实现了同时测试多个模块的功能，并且只需要3个测试接脚(Pin)，其特征在于，所述的测试结构主要包括芯片测试系统、解析分包模块、复接组包模块、控制子模块，其中：芯片测试系统与解析分包模块和复接组包模块通过3个测试接脚(Pin)相连：输入输出接口IO、复位接脚RST、时钟接脚CLK，解析分包模块和复接组包模块通过各个控制子模块相连。/n

【技术特征摘要】
1.一种提高芯片测试效率的测试结构，利用分组测试的方式，实现了同时测试多个模块的功能，并且只需要3个测试接脚(Pin)，其特征在于，所述的测试结构主要包括芯片测试系统、解析分包模块、复接组包模块、控制子模块，其中：芯片测试系统与解析分包模块和复接组包模块通过3个测试接脚(Pin)相连：输入输出接口IO、复位接脚RST、时钟接脚CLK，解析分包模块和复接组包模块通过各个控制子模块相连。


2.根据权利要求1所述的测试结构，其特征包括：
芯片测试系统：位于芯片外部，将多组测试向量串行发送给解析分包模块，同时接收复接组包模块发来的多组测试数据，进行分析、存储等功能；
解析分包模块：获取芯片测试系统发送过来的多组测试向量，解析后...

【专利技术属性】
技术研发人员：张子裕，
申请(专利权)人：北京中电华大电子设计有限责任公司，
类型：发明
国别省市：北京;11