集成电路裕度测量和故障预测设备制造技术

本申请公开一种半导体集成电路(IC)，其包括信号路径组合器，该信号路径组合器包括输出路径和多个输入路径。该IC包括延迟电路，该延迟电路具有的输入电连接到输出路径，该延迟电路将输入信号延迟可变延迟时间以输出延迟的信号路径。该IC可以包括电连接到输出路径的第一存储电路和电连接到延迟的信号路径的第二存储电路。该IC包括比较电路，该比较电路将信号路径组合器的输出与延迟的信号进行比较，其中该比较电路包括比较输出，该比较输出以比较数据信号的形式提供到至少一个缓解电路。

【技术实现步骤摘要】
【国外来华专利技术】集成电路裕度测量和故障预测设备相关申请的交叉引用本申请要求2017年11月15日提交的美国临时专利申请No.62/586,423的优先权的权益，其全部内容通过整体引用并入本文。
本专利技术涉及集成电路的领域。
技术介绍
集成电路(IC)可以包括在诸如硅晶片的平坦半导体衬底上的模拟电子电路和数字电子电路。使用光刻技术将微观晶体管印刷到衬底上，以在非常小的面积内生产数十亿个晶体管的复杂电路，使得使用IC的现代电子电路设计既低成本又具有高性能。IC在工厂(被称为代工厂)的装配线中生产，这些装配线已经使IC(诸如互补金属氧化物半导体(CMOS)IC)的生产商品化。数字IC包含数十亿个晶体管，这些晶体管布置在晶片上的功能单元和/或逻辑单元中，其中数据路径将功能单元互连，从而在功能单元之间传递数据值。如本文中所使用的，术语“数据路径”意指用于在IC的功能单元/逻辑单元之间传递数据信号的一系列并行的电子连接或路径，并且每个数据路径可以包括诸如64、128、256等的特定数量的位路径。在IC设计过程期间，布置功能单元的时序，以便每个功能单元通常可以在单个时钟周期内完成该单元的所需处理。安全因子可以被用于解释各个IC的制造差异以及在IC的计划寿命内可能发生的改变(诸如劣化)。IC的晶体管随时间推移而劣化称为老化。例如，晶体管随时间推移而劣化导致开关速度缓慢降低，并且在超过设计安全因子时甚至可以导致彻底的电路故障。通常，设计过程将这些延迟合并到设计中，使得IC在它们的正常使用寿命期间将不发生故障，但是环境和使用条件(诸如热量、电压、电流、湿度等)可以加速老化过程。诸如双极晶体管、金属氧化物半导体场效应晶体管(MOSFET)等的IC晶体管可以用于数字IC中并且可以用作电开关。例如，MOSFET可以具有四个端子(诸如主体、栅极、源极和漏极)，但是通常源极和主体是电连接的。施加到栅极的电压可以确定在源极和漏极之间流动的电流量。薄电介质材料层将栅极电绝缘，并且跨栅极施加的电场可以改变源极和漏极之间下面的半导体沟道的电导性。使用时，具有比平均电荷载流子更多能量的电荷载流子(诸如，用于负或n沟道MOSFET的电子、或用于正或p沟道MOSFET的空穴)可以游离出源极和漏极之间的导电沟道，并被捕集在绝缘电介质中。称为热载流子注入(HCI)的此过程最终可以在电介质层内积聚电荷，并且因此增加操作晶体管所需的电压。随着阈值电压的增加，晶体管的开关延迟可以变大。当电压施加到栅极时，发生另一种老化机制，称为偏置温度不稳定性(BTI)的现象。BTI可以引起电介质中电荷的积聚和其他问题外，然而在去除栅极电压后，某些这种影响自发消失。这种恢复发生在几微秒内，因此难以观察晶体管何时受到应力，并且然后仅在消除应力后才能测量所产生的影响。当施加到栅极的电压在电介质内产生电活性缺陷(称为陷阱)时，另一种老化机制开始起作用。当陷阱数量过多时，这些电荷陷阱可以联合并且在栅极和电流沟道之间形成完全的短路。这种故障称为氧化物击穿或与时间有关的电介质击穿。与导致性能逐渐下降的其他老化机制不同，电介质的击穿可以导致晶体管的灾难性故障，从而导致IC不起作用。此外，一种称为电迁移的现象可以损坏将晶体管连结在一起或将其链接到外界的铜连接或铝连接。当电流激增使金属原子从电连接中松脱时，可以发生电迁移，并且可以使金属原子与电子一起流动。这将耗尽上游一些原子的金属，同时导致下游金属的积聚。金属的上游变薄增加连接的电阻，有时成为开路。下游沉积可以导致金属凸出其指定的轨道。IC中另一个与可靠性相关的问题是一种称为应力迁移的现象。这用于描述在机械应力影响下金属原子的流动。另外，任何缺陷(诸如未建模的现象、随机的制造缺陷等)都可以导致信号路径随时间推移的时序劣化。一些缺陷可能不会出现在测试、验证、初始操作等期间，例如，管芯/IC/产品可以在测试阶段通过所有筛选程序。例如，包括制造缺陷(诸如少于完整的金属覆盖)的通孔将随时间推移而增加其电阻，并在某些时候导致逻辑路径的时序故障。例如，随机制造缺陷可能出现在IC上的任何位置，并且合并多种类型和级别的缺陷，因此设计可能无法合并安全因子以缓解这些缺陷。另一方面，所公开技术的实施例的各方面能够基于在适当的IC通路处的指纹采样预测每个单独的IC的故障，并且通过在IC内抢先替换、纠正和预防措施、通知用户、补偿来缓解故障以增加使用寿命等。相关技术的前述示例和与之相关的限制旨在进行说明而非排他性的。通过阅读说明书和研究附图，相关领域的其他限制对于本领域技术人员将变得显而易见。
技术实现思路
结合旨在是示例性和说明性的而非限制范围的系统、工具和方法描述和说明以下实施例及其各方面。根据实施例，提供了根据权利要求的半导体集成电路(IC)。其可以包括信号路径组合器，该信号路径组合器包括输出路径和多个输入路径。该IC包括延迟电路，该延迟电路具有电连接到输出路径的输入，该延迟电路将输入信号延迟可变延迟时间以输出延迟的信号路径。该IC可以包括电连接到输出路径的第一存储电路和电连接到延迟的信号路径的第二存储电路。该IC包括比较电路，该比较电路将第一存储电路和第二存储电路的输出进行比较，其中比较电路包括电连接到一个或多个缓解电路的第二输出路径。在一些实施例中，缓解电路是来自由下列项组成的组的一个或多个电路：通知电路、时序延迟测量(或估计)电路、数据传输电路；IC抗老化补偿电路；和故障分析电路。在一些实施例中，信号路径组合器是来自由下列项组成的组的一个或多个：逻辑XOR组合器、汉明奇偶校验组合器和多路复用器。在一些实施例中，以等于IC的时钟周期除以签名向量大小的增量的整数倍来设置可变延迟时间，并且其中签名向量大小在1与100,000之间。在一些实施例中，缓解电路是电连接到计算机化服务器的数据传输电路，其中计算机化服务器被配置为接收比较数据信号的多个实例，对比较数据信号执行故障预测分析，并且当故障预测分析预测IC在预定时间内发生故障时向缓解模块发送通知。在一些实施例中，比较数据信号中的至少一些是在可变延迟时间的多个值处生成的。在一些实施例中，比较数据信号中的至少一些是从可变延迟时间的多个值中的至少一个值的多个实例生成的。在一些实施例中，故障预测分析包括机器学习分析、趋势分析、多对象跟踪分析和多元分析中的一个或多个。在一些实施例中，故障预测分析包括从多个不同的IC接收比较数据信号。在一些实施例中，故障预测分析包括从多个不同的IC接收故障预测分析结果。在可以与本文描述的任何实施例结合的另一方面中，提供了一种半导体集成电路(IC)，其包括：信号路径组合器，其包括输出和多个输入路径，该输出基于在每个输入路径上接收的相应信号的组合；延迟电路，其具有电连接到信号路径组合器输出的输入，该延迟电路将输入信号延迟可变延迟时间以输出延迟的信号；以及比较电路，其被布置为基于信号路径组合器输出与延迟的信号的比较提供比较输出，其中比较输出以比较数据信号的形式本文档来自技高网...

【技术保护点】
1.一种半导体集成电路即IC，其包括：/n信号路径组合器，其包括输出和多个输入路径，所述输出基于在每个所述输入路径上接收的相应信号的组合；/n延迟电路，其具有电连接到所述信号路径组合器输出的输入，所述延迟电路将输入信号延迟可变延迟时间以输出延迟的信号；以及/n比较电路，其被布置为基于所述信号路径组合器输出与所述延迟的信号的比较提供比较输出，其中所述比较输出以比较数据信号的形式被提供到至少一个缓解电路。/n

【技术特征摘要】
【国外来华专利技术】20171115 US 62/586,4231.一种半导体集成电路即IC，其包括：
信号路径组合器，其包括输出和多个输入路径，所述输出基于在每个所述输入路径上接收的相应信号的组合；
延迟电路，其具有电连接到所述信号路径组合器输出的输入，所述延迟电路将输入信号延迟可变延迟时间以输出延迟的信号；以及
比较电路，其被布置为基于所述信号路径组合器输出与所述延迟的信号的比较提供比较输出，其中所述比较输出以比较数据信号的形式被提供到至少一个缓解电路。


2.根据权利要求1所述的IC，其中所述缓解电路是来自由下列项组成的组的至少一个电路：
(i)通知电路；
(ii)时序延迟测量电路；
(iii)数据传输电路；
(iv)IC抗老化补偿电路；以及
(v)故障分析电路。


3.根据权利要求1或权利要求2所述的IC，其中所述信号路径组合器是来自由下列项组成的组的至少一个：逻辑XOR组合器、汉明奇偶校验组合器和多路复用器。


4.根据权利要求1至3中任一项所述的IC，进一步包括：
第一内部存储电路，其电连接到所述信号路径组合器输出，并且被布置为将存储的信号路径组合器输出作为第一输入提供到所述比较电路；以及
第二内部存储电路，其电连接到所述延迟的信号，并且被布置为将所述延迟的信号作为第二输入提供到所述比较电路。


5.根据权利要求1至4中任一项所述的IC，其中所述信号路径组合器是第一信号路径组合器，其被布置为从第一数据源接收多个信号，并且其中所述比较电路是第一比较电路，所述IC进一步包括：
第二信号路径组合器，其包括输出和多个输入路径，所述第二信号路径组合器输出基于在每个所述输入路径上接收的相应信号的组合，所述信号是从第二数据源接收的；
多路复用器，其被配置为接收所述第一信号路径组合器输出、所述第二信号路径组合器输出和选择信号，并基于所述选择信号选择性地输出所述第一信号路径组合器输出或所述第二信号路径组合器输出，所述多路复用器的所述输出被提供为所述延迟电路的所述输入；
第二比较电路，其被布置为基于所述第二信号路径组合器输出和所述延迟的信号的比较提供第二比较输出；以及
OR门，其被布置为接收所述第一比较输出和所述第二比较输出作为输入并且将输出作为所述比较数据信号提供到所述至少一个缓解电路。


6.根据权利要求5所述的IC，进一步包括：
第一比较存储电路，其被布置为接收所述第一比较输出并且由第一时钟信号控制；
第二比较存储电路，其被布置为接收所述第二比较输出并且由第二时钟信号控制；以及
其中所述第一比较存储电路被布置为将所述第一比较输出作为第一输入提供到OR门，并且所述第二比较存储电路被布置为将所述第二比较输出作为第二输入提供到OR门。


7.根据权利要求1至4中任一项所述的IC，其中以等于所述IC的时钟周期除以签名向量大小的增量的整数倍来设置所述可变延迟时间，并且其中所述签名向量大小在1与100,000之间。


8.根据权利要求1至7中任一项所述的IC，其中所述缓解电路是电连接到计算机化服务器的数据传输电路，其中所述计算机化服务器被配置为接收所述比较数据信号的多个实例，对所述比较数据信号执行故障预测分析，并且在故障预测分析预测所述IC在预定时间内发生故障时向缓解模块发送通知。


9.根据权利要求8所述的IC，其中所述比较数据信号中的至少一些是在所述可变延迟时间的多个值处生成的。


10.根据权利要求9所述的IC，其中所述比较数据信号中的至少一些是从所述可变延迟时间的多个值中的至少一个值的多个实例生成的。


11.根据权利要求8至10中任一项所述的IC，其中所述故障预测分析包括机器学习分析、趋势分析、多对象跟踪分析和多元分析中的至少一个。


12.根据权利要求8至11中任一项所述的IC，其中所述故障预测分析包括从多个不同的IC接收比较数据信号。


13.根据权利要求8至12中任一项所述的IC，其中所述故障预测分析包括从多个不同的IC接收故障预测分析结果。


14.根据权利要求1至13中任一项所述的IC，其中所述信号路径组合器的所述多个输入路径中的每个被配置为接收以下各项中的一个：来自所述IC中的相应数据源的信号；来自存储器电路的信号；以及来自由时钟使能分组的多个逻辑电路中的一个的信号。


15.一种使用半导体集成电路即IC的方法，所述方法包括：
在信号路径组合器处组合在多个输入路径的每一个上接收的相应信号以提供输出；
在延迟电路处将所述信号路径组合器输出延迟可变延迟时间以输出延迟的信号；以及
将所述信号路径组合器输出与所述延迟...

【专利技术属性】
技术研发人员：E·兰德曼，S·科恩，Y·大卫，E·法尼，I·温特罗布，
申请(专利权)人：普罗泰克斯公司，
类型：发明
国别省市：以色列;IL