半导体器件及其制作方法技术

公开了一种半导体器件及其制作方法，其在衬底上的半导体层上依次制作垫氧化层和氮化硅，然后将氮化硅刻蚀成分隔的多段，再以多段的氮化硅为成型辅助部件在该半导体部件的当前状态上采用常规热生长场氧的方式生长出上下起伏的波浪形的氧化层，之后对具有上下起伏的波浪形表面的半导体层的半导体器件进行常规的栅氧、多晶硅以及源漏注入，完成具有上下起伏的波浪形沟道区的半导体器件的制作。本发明专利技术的半导体器件及其制作方法采用常规的热生长方式制作出具有上下起伏的波浪形沟道区的半导体器件，制作工艺简单、成本低，成品的半导体器件具有更宽的有效沟道宽度，导通电阻小，电流能力强。

【技术实现步骤摘要】
半导体器件及其制作方法
本专利技术涉及半导体
，特别涉及一种半导体器件及其制作方法。
技术介绍
随着LDMOS(laterally-diffusedmetal-oxidesemiconductor,横向扩散金属氧化物半导体)在集成电路中的应用越来越广泛，对于LDMOS的性能要求越来越高。通常来说，降低LDMOS的导通电阻的方法，就是在不断提高漂移区浓度的同时，通过各种RESURF(ReducedSURfaceField,降低表面电场)理论，使其能够完全耗尽，从而获得低导通电阻，并维持很高的击穿电压。但也可以通过增大沟道的有效宽度，提高电流能力，从而降低导通电阻。传统的增大沟道有效宽度的方法，是类似于Fin-FET(FinField-EffectTransistor，鳍式场效晶体管)的三维槽栅结构，该方案对工艺制造的要求很高，工艺实现难度大，成本高。
技术实现思路
鉴于上述问题，本专利技术的目的在于提供一种半导体器件及其制作方法，从而以较低的成本、简易的工艺获得高性能的半导体器件。根据本专利技术的一方面，提供一种半导体器件，包括：依次堆叠的衬底和第一类半导体层，所述第一半导体层包括在所述第一类半导体层的上表面延伸的沟道区；第二类掺杂区，与所述第一类半导体层的掺杂类型相反，位于所述第一类半导体层上，且至少包括被所述第一类半导体层的沟道区分隔的第一第二类掺杂区和第二第二类掺杂区；栅极结构，位于所述第一类半导体层的沟道区上；其中，所述第一类半导体层的沟道区为沿所述沟道区的沟道宽度方向延伸的上下起伏的波浪形。可选地，所述第二类掺杂区为上下起伏的波浪形结构，且与所述第一类半导体层的沟道区相匹配。根据本专利技术的另一方面，提供一种半导体器件的制作方法，包括：在衬底上依次生长垫氧化层和氮化硅层，所述衬底上包括作为阱区的第一类半导体层；采用一层光刻版做掩膜，刻蚀所述氮化硅层，将所述氮化硅层分隔成多段，分隔为多段的所述氮化硅层的分布方向为所述半导体器件的沟道区的宽度方向；采用热生长场氧方式在刻蚀所述氮化硅层后的所述半导体器件上生长氧化层，去除所述氮化硅层和所述氧化层；在去除所述光刻版、所述氧化层和所述氮化硅层后，在所述半导体器件上制作第二类掺杂区，同时在所述第一类半导体层上形成将所述第二类掺杂区至少分隔为第一第二类掺杂区和第二第二类掺杂区的沟道区；在所述沟道区上制作栅极结构，包括栅氧化层和多晶硅层，以构成沟道区。可选地，被分隔为多段的所述氮化硅仅分布在所述第一半导体层上的部分区域，该部分区域与所述沟道区相匹配。可选地，分隔为多段的所述氮化硅为均匀分布。可选地，分隔为多段的所述氮化硅的每一个的尺寸可调，以调整相应波浪结构的波长和谷峰差值。可选地，分隔为多段的所述氮化硅的各段之间的间隔可调，以调整相应波浪结构的波长和谷峰差值。可选地，所述垫氧化层的厚度可以调节，以调整波浪结构的波长和谷峰差值。可选地，所述第一类半导体层在去除所述光刻版、所述氧化层和所述氮化硅层后，进行阱区掺杂杂质注入形成阱区。可选地，在衬底上依次生长垫氧化层和氮化硅层的步骤之前，对所述第一类半导体层进行阱区掺杂杂质注入形成阱区。本专利技术提供的半导体器件的作为阱区的第一类半导体层的沟道区为沿所述沟道区的延伸方向延伸的上下起伏的波浪形，使该沟道区在一定的直接长度下具有更长的有效长度，即由此源漏栅的有效宽度更宽，使本专利技术的半导体器件在一定的整体尺寸下具有更小的导通电阻，其电流能力更强。沟道区和第二类掺杂区可以独立选择是否做成波浪结构，便于适应不同的半导体器件的要求。通过常规的热生长场氧方法在第一类半导体层上制作多段氮化硅，再在其上以常规方式制作氧化层，获得波浪形的硅表面，以低成本、简单有效的方式实现上下起伏的波浪形结构，提升了沟道区的沟道宽度，提高了半导体器件的电流能力。通过调整垫氧化层的厚度以及氮化硅的各段长度和厚度，可以实现波浪结构的波长和谷峰差值的调节，提高产品的适用性。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚，在附图中：图1示出了根据本专利技术实施例的半导体器件的整体结构示意图；图2示出了根据图1所示的半导体器件的第一纵截面的结构示意图；图3示出了根据图1所示的半导体器件的第二纵截面的结构示意图；图4示出了根据现有技术的常规半导体器件与图3所示的第二纵截面相对应的截面结构示意图；图5至图9示出了根据本专利技术实施例的半导体器件的制作流程示意图。具体实施方式以下将参照附图更详细地描述本专利技术的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。下面结合附图和实施例，对本专利技术的具体实施方式作进一步详细描述。图1示出了根据本专利技术实施例的半导体器件的整体结构示意图。如图所示，本专利技术的半导体器件100包括衬底110、第一类半导体层120、N型掺杂区130、栅极结构140。其中，N型掺杂区130和栅极结构140为上下起伏的波浪型结构。其中，本实施例以N型金属氧化物半导体(NMOS)器件为例，第一类半导体层120为P阱区。图2示出了根据图1所示的半导体器件的第一纵截面的结构示意图。对应于图1中的OAB平面的截面，如图所示，本专利技术的半导体器件100的第一类半导体层120位于衬底110上，第一N型掺杂区131和第二N型掺杂区132作为源漏区分别位于栅极结构140的垂直区域的两侧，且由第一类半导体层120隔开。在栅极结构140上施加一定电压时，第一N型掺杂区131和第二N型掺杂区132之间的第一半导体层140将第一N型掺杂区131和第二N型掺杂区132连通，形成导电沟道。图3示出了根据图1所示的半导体器件的第二纵截面的结构示意图，图4示出了根据现有技术的常规半导体器件与图3所示的第二纵截面相对应的截面结构示意图。其中，该截面对应于图1中的OAC平面在栅极结构140位置的截面。结合图3和图4，现有技术的常规半导体器件200包括衬底210、位于衬底210上的第一半导体层220、位于第一半导体层220上的栅极结构240，本专利技术的半导体器件100的第一类半导体层120的上表面、栅极结构140为上下起伏的波浪形，其有效沟道宽度为波浪线的总长度，相比于常规半导体器件200的平面栅具有更长的有效沟道宽度。栅极结构240包括下层的栅氧化层241和上层的多晶硅，栅极结构140包括下层的栅氧化层141和上层的多晶硅。在相同的尺寸下，本专利技术的半导体器件100的有效沟道宽度为波浪线的总长度，而常规半导体器件200的有效沟道宽度等于器件沟道区宽度方向的直线尺寸，从有效提升了本专利技术的半导体器件的电流能力，降低了半导体器件的导通电阻。参照图5、图6、图7、图8和图9。本专利技术的半导体器件首先按照常规工艺在衬底110本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n依次堆叠的衬底和第一类半导体层，所述第一半导体层包括在所述第一类半导体层的上表面延伸的沟道区；/n第二类掺杂区，与所述第一类半导体层的掺杂类型相反，位于所述第一类半导体层上，且至少包括被所述第一类半导体层的沟道区分隔的第一第二类掺杂区和第二第二类掺杂区；/n栅极结构，位于所述第一类半导体层的沟道区上；/n其中，所述第一类半导体层的沟道区为沿所述沟道区的沟道宽度方向延伸的上下起伏的波浪形。/n

【技术特征摘要】
1.一种半导体器件，包括：
依次堆叠的衬底和第一类半导体层，所述第一半导体层包括在所述第一类半导体层的上表面延伸的沟道区；
第二类掺杂区，与所述第一类半导体层的掺杂类型相反，位于所述第一类半导体层上，且至少包括被所述第一类半导体层的沟道区分隔的第一第二类掺杂区和第二第二类掺杂区；
栅极结构，位于所述第一类半导体层的沟道区上；
其中，所述第一类半导体层的沟道区为沿所述沟道区的沟道宽度方向延伸的上下起伏的波浪形。


2.根据权利要求1所述的半导体器件，其中，
所述第二类掺杂区为上下起伏的波浪形结构，且与所述第一类半导体层的沟道区相匹配。


3.一种半导体器件的制作方法，包括：
在衬底上依次生长垫氧化层和氮化硅层，所述衬底上包括作为阱区的第一类半导体层；
采用一层光刻版做掩膜，刻蚀所述氮化硅层，将所述氮化硅层分隔成多段，分隔为多段的所述氮化硅层的分布方向为所述半导体器件的沟道区的宽度方向；
采用热生长场氧方式在刻蚀所述氮化硅层后的所述半导体器件上生长氧化层，去除所述氮化硅层和所述氧化层；
在去除所述光刻版、所述氧化层和所述氮化硅层后，在所述半导体器件上制作第二类掺杂区，同时在所述第一类半导体层上形成将所述第二类掺杂区至少分隔为第一第二类掺杂区和第二第二类掺杂区的沟道区；
在所述沟道...

【专利技术属性】
技术研发人员：韩广涛，
申请(专利权)人：杰华特微电子杭州有限公司，
类型：发明
国别省市：浙江;33