半导体器件及相关制作方法技术

公开了一种半导体器件及相关制作方法，该半导体器件包括衬底以及并列在衬底上的隔离区和外延层，外延层中包括金属氧化物半导体器件，隔离区的上层为第二漂移区，隔离区分为两层，其各自的厚底小于外延层的厚度，可以在增加外延层的厚度的同时维持较低的退火热预算，降低杂质的横向扩散，提高半导体器件的表面利用率，降低成本；该半导体器件的制作方法将外延层的制作分为多层，同时也将隔离区的制作分为与外延层层数相匹配的多层，降低隔离区之间以及隔离区至相邻层的连接的深度，进而降低连接所需的退火时间或、和退火温度，降低隔离区杂质的横向扩散，降低隔离区的宽度，提高半导体器件的面积利用率，降低成本。

【技术实现步骤摘要】
半导体器件及相关制作方法
本专利技术涉及半导体
，特别涉及一种半导体器件及相关制作方法。
技术介绍
BCD(Bipolar-CMOS-DMOS)技术是一种能够将Bipolar(双极晶体管)、CMOS(ComplementaryMetalOxideSemiconductor，互补金属氧化物半导体)和DMOS(double-diffusionMetalOxideSemiconductor，双向扩散金属氧化半导体)器件同时集成在单芯片上的集成工艺技术。LDMOS(LateralDoubleDiffusionMetal-Oxide-Semiconductor，横向双扩散金属氧化物半导体)器件是BCD工艺中的高压横向半导体器件，一般作为后续模块的驱动器件，是现代BCD工艺设计中最关键的部分。在传统具有外延模块的0.18μmBCD工艺中，LDMOS器件的电压规格可以从几伏至几十伏，以应对不同的电路设计需求。在一些电路设计中，有时还需要器件的性能完全不受外围器件信号影响，通常称为完全隔离(fully-iso)器件。fully-isoLDMOS需要将器件放在一个完全隔离的的区域中，全隔离器件不但要求器件耐压满足设计需求，器件与隔离环之间的耐压也要满足要求。由于超高压(UHV)器件对隔离耐压的要求，传统BCD工艺很难集成耐压大于100V的fully-isoUHV器件。传统BCD工艺通常采用注入和高温退火的方式实现N型隔离区(N-iso)与N型埋层(NBL)的连接，当我们需要增加外延厚度时，那么需要增加高温退火时间或温度来防止未完全隔离的情况发生。但由于更多热预算，也加剧了杂质的横向扩散，那么器件的面积就会增加，单颗芯片的成本被提高。
技术实现思路
鉴于上述问题，本专利技术的目的在于提供一种半导体器件及相关制作方法，从而降低半导体器件的成本。根据本专利技术的一方面，提供一种半导体器件，包括：衬底；外延层，位于所述衬底上；隔离区，位于所述衬底上，侧壁与所述外延层的侧壁接触，隔离所述外延层，所述隔离区的厚度小于所述外延层的厚度；以及，第二漂移区，位于所述隔离区上，侧壁与所述外延层的侧壁接触，与所述隔离区一同完全隔离所述外延层；金属氧化物半导体器件，位于所述外延层或、和所述第二漂移区中，所述金属氧化物半导体器件包括位于所述外延层中的第一漂移区。可选地，还包括：埋层，位于所述衬底与所述外延层之间。可选地，所述外延层通过先后制作第一外延层和第二外延层获得，其中，所述隔离区设置在所述第一外延层中，所述第二漂移区设置在所述第二外延层中。根据本专利技术的另一方面，提供一种半导体器件的制作方法，包括：在衬底上制作衬底；在所述衬底上制作第一外延层；在所述第一外延层中制作第一隔离区；在完成第一隔离区制作的所述第一外延层上制作第二外延层；在所述第二外延层中与所述隔离区相对应的位置制作第二隔离区；在所述第二外延层上制作金属氧化物半导体器件；其中，以注入和高温退火的方式实现所述第一隔离区连接至所述衬底和所述第二隔离区连接至所述第一隔离区。可选地，所述第二隔离区为第二漂移区，所述金属氧化物半导体器件包括至少位于所述第二外延层中的第一漂移区。可选地，在所述第一外延层和所述第二外延层之间还包括至少一层外延层，以及与所述至少一层外延层相匹配的至少一个隔离区，所述至少一个隔离区与其上下层的隔离区连接。可选地，所述注入和高温退火为预注入完所述第一隔离区和所述第二隔离区后再进行高温退火。可选地，在制作所述第一外延层之前还在所述衬底上制作埋层。本专利技术提供的半导体器件包括衬底、外延层、隔离区、第二漂移区和金属氧化物半导体器件，其中，金属氧化物半导体器件位置外延层中，隔离区第二漂移区和衬底将外延层即金属氧化物半导体器件完全隔离，且第二漂移区设置在外延层的表层，可以提高半导体器件的表面利用率，便于提高器件的集成度，降低成本。且第二漂移区和第一漂移区可利用同一光刻层完成制作，无额外光刻层工艺成本的增加。第二漂移区和隔离区共同实现完全隔离，其各自的厚度小于外延层，需求的退火热预算低，相应的，隔离区退火时的杂质的横向扩散低，降低隔离区的横向尺寸，提高金属氧化物器件在半导体器件中的面积利用率，降低器件成本。本专利技术提供的半导体器件的制作方法制作多层外延层，在每一层外延层上制作隔离区，以预注入和高温退火的方法完成隔离区之间和与衬底的连接，降低隔离区的需求沿伸深度，降低退火时间或、和退火温度，降低隔离区杂质的横向扩散，降低隔离区宽度，节约半导体器件的面积，降低了成本。采用两层外延层设计，同时以第二漂移区作为隔离区的上层部分，该第二漂移区与第一漂移区共用同一光刻层，使本专利技术的半导体器件的制作工艺与现有技术的制作工艺相比无额外光刻层的消耗，进一步把控成本。外延层层数和相应的预注入隔离区数量的增加可以降低每一个隔离区的需求沿伸深度，即降低需求的退火时间或、和退火温度，进一步降低隔离区杂质的横向扩散，以提高半导体器件的面积利用率，降低成本。预注入后再同一退火，可以降低总退火时间，进一步降低隔离区杂质的横向扩散，以提高半导体器件的面积利用率，降低成本。减小热预算，还可以降低外延层电阻率的波动，提高半导体器件参数的稳定性，提高实用价值。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚，在附图中：图1示出了根据现有技术的半导体器件的工艺示意的器件剖面结构示意图；图2至图4示出了根据现有技术的半导体器件的部分形成过程的产品剖面结构示意图；图5和图6示出了根据本专利技术的半导体器件的部分形成过程的产品剖面结构示意图；图7示出了根据本专利技术实施例的半导体器件的制作流程图。具体实施方式以下将参照附图更详细地描述本专利技术的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。下面结合附图和实施例，对本专利技术的具体实施方式作进一步详细描述。图1示出了根据现有技术的半导体器件的工艺示意的器件剖面结构示意图。如图所示，现有技术的一种半导体器件100包括衬底110、埋层120、外延层130、漂移区140、隔离区150、阱区160、浅沟槽隔离区170、第一掺杂区181、第二掺杂区182、第三掺杂区183、栅极氧化层190、多晶硅栅区191。其中，除衬底110、埋层120、隔离区150外的部件构成金属氧化物半导体器件。现有技术中采用硅技术(SOI，Silicon-On-Insulator,即绝缘衬底上的硅)实现隔离,该技术是在顶层硅和背衬底之间引入了一层埋氧化层，即埋层120，其与隔离区150一同将外延层130隔离，以实现完全隔离，其中，隔离区150为深沟槽隔离，可以理解为氧化层，埋层120也可理解为氧化层。在完全隔离的外延层130上形成漂移区140本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n衬底；/n外延层，位于所述衬底上；/n隔离区，位于所述衬底上，侧壁与所述外延层的侧壁接触，隔离所述外延层，所述隔离区的厚度小于所述外延层的厚度；以及，/n第二漂移区，位于所述隔离区上，侧壁与所述外延层的侧壁接触，与所述隔离区一同完全隔离所述外延层；/n金属氧化物半导体器件，位于所述外延层或、和所述第二漂移区中，所述金属氧化物半导体器件包括位于所述外延层中的第一漂移区。/n

【技术特征摘要】
1.一种半导体器件，包括：
衬底；
外延层，位于所述衬底上；
隔离区，位于所述衬底上，侧壁与所述外延层的侧壁接触，隔离所述外延层，所述隔离区的厚度小于所述外延层的厚度；以及，
第二漂移区，位于所述隔离区上，侧壁与所述外延层的侧壁接触，与所述隔离区一同完全隔离所述外延层；
金属氧化物半导体器件，位于所述外延层或、和所述第二漂移区中，所述金属氧化物半导体器件包括位于所述外延层中的第一漂移区。


2.根据权利要求1所述的半导体器件，其中，还包括：
埋层，位于所述衬底与所述外延层之间。


3.根据权利要求1所述的半导体器件，其中，
所述外延层通过先后制作第一外延层和第二外延层获得，其中，所述隔离区设置在所述第一外延层中，所述第二漂移区设置在所述第二外延层中。


4.一种半导体器件的制作方法，包括：
在衬底上制作衬底；
在所述衬底上制作第一外延层；
在所述第一外延层中制作第一隔离区；
在完成第一隔离区制作的所述第一外延...

【专利技术属性】
技术研发人员：陈斌，
申请(专利权)人：杰华特微电子杭州有限公司，
类型：发明
国别省市：浙江;33