存储装置及包括其的数据处理系统制造方法及图纸

提供一种存储装置及包括其的数据处理系统。一种存储装置可以包括：至少一个存储器；以及存储器控制器，其被配置为经由共享引脚接收地址信号和命令，并且当没有地址信号而输入了写入命令时，将从外部源提供的数据储存在存储器控制器之内。

【技术实现步骤摘要】
存储装置及包括其的数据处理系统相关申请的交叉引用本申请要求于2019年2月19日向韩国知识产权局提交的申请号为10-2019-0018961的韩国专利申请的优先权，其通过引用整体合并于此。
各种实施例总体而言涉及一种半导体电路，并且更具体地，涉及一种存储装置及包括其的数据处理系统。
技术介绍
存储装置(例如，包括一个存储芯片或多个存储芯片和存储器控制器的存储模块)基本上需要执行训练操作以提供与关联设备(例如，主机)的稳定的输入/输出连接。可以对存储芯片或存储器控制器执行训练操作，并且可以通过重复读取操作或写入操作来执行训练操作。主机可以经过预定命令来控制存储装置的训练操作。
技术实现思路
在一个实施例中，一种存储装置可以包括：至少一个存储器；以及存储器控制器，其被配置为经由共享引脚接收地址信号和命令，并且当没有所述地址信号而写入命令被输入时，将从外部源提供的数据储存在存储器控制器之内。在一个实施例中，一种存储装置可以包括：至少一个存储器；以及存储器控制器，其被配置为控制至少一个存储器，其中存储器控制器包括：命令解码器，其被配置为通过根据时钟信号而对经由共享引脚提供的命令/地址信号进行解码来产生写入命令、地址识别命令或模式寄存器命令；触发器，其被配置为根据时钟信号而锁存写入命令；模式寄存器组，其被配置为根据模式寄存器命令而产生训练模式信号；第一逻辑电路，其被配置为对地址识别命令和训练模式信号执行逻辑运算并且将输出信号输出；以及第二逻辑电路，其被配置为根据锁存在触发器中的信号和第一逻辑电路的输出信号而产生内部写入信号。在一个实施例中，一种数据处理系统可以包括：存储装置，其包括至少一个存储器和存储器控制器，所述存储器控制器用于控制至少一个存储器并且被配置为经由共享引脚接收地址信号和命令，以及被配置为当写入命令被存储器控制器接收时将从主机提供的数据储存在至少一个存储器或存储器控制器中；其中，主机被配置为：在存储装置的训练操作中，向存储装置提供写入命令而没有地址信号。附图说明图1是示出根据一个实施例的数据处理系统的配置的示图。图2是示出图1的存储器控制器的配置的示图。图3是示出根据一个实施例的训练操作控制方法的示图。图4是示出根据另一个实施例的数据处理系统的配置的示图。图5是示出图4的存储器控制器的配置的示图。图6是示出根据另一个实施例的训练操作控制方法的示图。具体实施方式在下文中，下面将参考附图通过实施例的各种示例来描述存储装置及包括其的数据处理系统。根据本公开的概念的实施例可以以各种方式修改并且具有各种形状。因此，实施例在附图中被示出，并且意在本文中进行详细描述。然而，根据本公开的概念的实施例不应被解释为限于指定的公开，并且包括不脱离本公开的精神和技术范围的所有改变、等同或替代。尽管可以使用诸如“第一”和“第二”之类的术语来描述各种组件，但是这些部件一定不能被理解为局限于以上术语。上述术语仅用于将一个组件与另一个组件区分开。例如，第一组件可以被称为第二组件，并且同样，第二组件可以被称为第一组件，不脱离本公开的权利范围。在本申请中使用的术语仅用于描述特定的实施方式，而非意在限制本公开。除非上下文另外明确指出，否则本公开中的单数形式也意在包括复数形式。还将理解的是，诸如“包括”或“具有”等的术语意在指示说明书中所公开的特征、数量、操作、动作、组件、部件或其组合的存在，而非意在排除可以存在或可以添加一个或更多个其他特征、数量、操作、动作、组件、部件或其组合的可能性。本文描述了能够稳定且简单地控制训练操作的存储装置及包括其的数据处理系统。图1是示出根据一个实施例的数据处理系统的配置的示图。参考图1，根据实施例的数据处理系统100可以包括存储装置200和主机500。存储装置200可以是存储模块。例如，存储装置200可以是非易失性双列直插式存储模块(NVDIMM)。NVDIMM可以被分类为NVDIMM-P、NVDIMM-N和NVDIMM-F。例如，NVDIMM-P是一种用于计算机系统的随机存取存储器，其可以包括易失性部分和非易失性部分，所述易失性部分在断电时会丢失先前储存的信息，所述非易失性部分即使在断电时(例如，意外的电源故障、系统崩溃或常规关机)也保留先前储存的信息。NVDIMM-P可以包括作为非易失性存储器的快闪存储器(例如，NAND闪存或ZNAND闪存)和作为易失性存储器的动态随机存取存储器(DRAM)。存储装置200可以包括存储器控制器300和多个存储器400。多个存储器400可以包括诸如NAND闪存的非易失性存储器和诸如DRAM的易失性存储器。在多个存储器400之中，一些可以包括非易失性存储器(NAND闪存)，而其他可以包括易失性存储器(DRAM)。存储器控制器300可以从主机500接收时钟信号CLK和命令/地址信号C/A。存储器控制器300可以从主机500接收数据DQ，并且将从多个存储器400输出的数据发送到主机500。主机500可以针对命令和地址信号的发送共享预定引脚(未示出)，而不针对地址信号和命令分别使用引脚，并且经由预定引脚(在下文中，称为共享引脚)将命令/地址信号C/A发送到存储器控制器300。如本文中关于引脚的数量和位置所使用的词语“预定”是指在使用引脚之前引脚的数量确定。对于一些实施例，在处理开始之前该数量确定。在其他实施例中，在处理期间但在处理中使用参数之前该数量确定。主机500可以基于时钟信号CLK来经由共享引脚将命令或地址信号发送到存储器控制器300。主机500可以通过使用命令/地址信号C/A而在预定时间向存储器控制器300提供模式寄存器命令和地址信号，从而允许存储器控制器300进入训练模式或从训练模式退出到正常模式。主机500可以通过使用命令/地址信号C/A而在预定时间向存储器控制器300提供写入命令和地址识别命令，无需区分训练模式和正常模式，从而控制针对存储装置200的写入操作。地址识别命令可以是用于允许主机500对地址信号被提供给存储器控制器300进行识别的命令。图2是示出图1的存储器控制器的配置的示图。如图2所示，存储器控制器300可以包括命令解码器310、触发器320、逻辑电路330、模式寄存器组(MRS)340和寄存器阵列350。命令解码器310可以通过根据时钟信号CLK而对命令/地址信号C/A进行解码来产生写入命令XWT、地址识别命令XADR或模式寄存器命令MRW。地址识别命令XADR可以是使主机500对地址信号被提供给存储器控制器300进行识别的命令。触发器320可以根据时钟信号CLK而锁存写入命令XWT。逻辑电路330可以通过对锁存在触发器320中的信号(即，写入命令XWT)和地址识别命令XADR执行“与”运算来输出内部写入信号iWT。在这样本文档来自技高网...

【技术保护点】
1.一种存储装置，包括：/n至少一个存储器；以及/n存储器控制器，其被配置为：经由共享引脚接收地址信号和命令，以及当没有所述地址信号而写入命令被输入时，将从外部源提供的数据储存在所述存储器控制器之内。/n

【技术特征摘要】
20190219 KR 10-2019-00189611.一种存储装置，包括：
至少一个存储器；以及
存储器控制器，其被配置为：经由共享引脚接收地址信号和命令，以及当没有所述地址信号而写入命令被输入时，将从外部源提供的数据储存在所述存储器控制器之内。


2.根据权利要求1所述的存储装置，其中，所述存储装置包括非易失性双列直插式存储模块，以及
其中，所述存储器包括非易失性存储器和易失性存储器。


3.根据权利要求1所述的存储装置，其中，所述存储器控制器被配置为：当没有所述地址信号而所述写入命令被输入时，根据训练模式信号而将从所述外部源提供的所述数据储存在所述存储器控制器中。


4.根据权利要求1所述的存储装置，其中，所述存储器控制器被配置为：
当训练模式信号被激活时，根据没有所述地址信号而输入的所述写入命令的输入来储存从所述外部源提供的所述数据；以及
当所述训练模式信号被去激活时，根据地址识别命令而将从所述外部源提供的所述数据储存在所述至少一个存储器中，所述地址识别命令根据所述地址信号的输入和所述写入命令的输入而产生。


5.根据权利要求1所述的存储装置，其中，所述存储器控制器包括：
命令解码器，其被配置为通过根据时钟信号而对经由所述共享引脚提供的所述命令/地址信号进行解码来产生所述写入命令、地址识别命令或模式寄存器命令；
触发器，其被配置为根据所述时钟信号而锁存所述写入命令；
模式寄存器组，其被配置为根据所述模式寄存器命令而产生训练模式信号；
第一逻辑电路，其被配置为对所述地址识别命令和所述训练模式信号执行逻辑运算以及将输出信号输出；以及
第二逻辑电路，其被配置为根据被锁存在所述触发器中的写入命令和所述第一逻辑电路的所述输出信号而产生内部写入信号。


6.根据权利要求5所述的存储装置，还包括：
寄存器阵列，其被配置为：当所述内部写入信号被激活时，在从所述外部源提供的所述数据被写入所述至少一个存储器之前，储存从所述外部源提供的所述数据，并且在读取操作中，在从所述至少一个存储器输出的数据被发送给所述外部源之前，储存从所述至少一个存储器输出的数据。


7.一种存储装置，包括：
至少一个存储器；以及
存储器控制器，其被配置为控制所述至少一个存储器，
其中，所述存储器控制器包括：
命令解码器，其被配置为通过根据时钟信号而对经由共享引脚提供的命令/地址信号进行解码来产生写入命令、地址识别命令或模式寄存器命令；
触发器，其被配置为根据所述时钟信号而锁存所述写入命令；
模式寄存器组，其被配置为根据所述模式寄存器命令而产生训练模式信号；
第一逻辑电路，其被配置为对所述地址识别命令和所述训练模式信号执行逻辑运算以及将输出信号输出；以及
第二逻辑电路，其被配置为根据被锁存在所述触发器中的写入命令和所述第一逻辑电路的所述输出信号而产生内部写入信号。


8.根据权利要求7所述的存储装置，其中，所述存储装置包括非...

【专利技术属性】
技术研发人员：郑钟濠，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR