一种应用于高速模数转换器同步时钟采样的亚稳态检测电路制造技术

本发明专利技术公开了一种应用于高速模数转换器同步时钟采样的亚稳态检测电路，包括D触发器DFF2、D触发器DFF3及至少一个D触发器DFF，D触发器DFF2的D端通过一个延迟电路接入RCLK信号，D触发器DFF3的CLK端亦通过一个延迟电路接入MCLK信号，MCLK信号还输入到D触发器DFF2的CLK端，RCLK信号还输入到D触发器DFF3的D端；D触发器DFF2的Q端连接D触发器DFF的D端，D触发器DFF3的Q端连接D触发器DFF的CLK端，D触发器DFF的Q端作为亚稳态检测电路的输出；无需对主时钟进行分频即可进行亚稳态检测，没有鉴相偏差的问题。

【技术实现步骤摘要】
一种应用于高速模数转换器同步时钟采样的亚稳态检测电路
本专利技术涉及集成电路技术等领域，具体的说，是一种应用于高速模数转换器同步时钟采样的亚稳态检测电路。
技术介绍
高速ADC在实际使用时常常会有多个芯片同时使用，为了让多个芯片间的输出数据以及数据时钟同步，需要一组同步时钟，芯片内部通过主时钟不断采样同步时钟实现芯片间的同步功能。同步时钟频率一般为主时钟的2^N分频，在主时钟采样同步时钟时可能会出现采样到亚稳态的情况，由于主时钟与同步时钟频率不同，以往的解决思路是先将主时钟2^N分频，得到分频时钟，然后此分频时钟与同步时钟通过鉴相器检测相位差，根据相位差判断采样是否处在亚稳态。此种检测方式需要分频电路，这样会使得输入鉴相器的两个时钟相位与实际采样的主时钟和同步时钟相位有所偏差，导致鉴相偏差，需要给亚稳态判断区域较大的余量。相位差值判断电路一般为鉴相器输出通过RC滤波后接到比较器，这种方式电路使用器件比较多并且比较复杂，信号传输路径较长，稍微有点逻辑延迟匹配就会出现较大偏差，对于皮秒级别的相位差很难鉴别，而且由于比较器失调的存在会导致相位本文档来自技高网...

【技术保护点】
1.一种应用于高速模数转换器同步时钟采样的亚稳态检测电路，其特征在于：包括D触发器DFF2、D触发器DFF3及至少一个D触发器DFF，D触发器DFF2的D端通过一个延迟电路接入RCLK信号，D触发器DFF3的CLK端亦通过一个延迟电路接入MCLK信号，MCLK信号还输入到D触发器DFF2的CLK端，RCLK信号还输入到D触发器DFF3的D端；D触发器DFF2的Q端连接D触发器DFF的D端，D触发器DFF3的Q端连接D触发器DFF的CLK端，D触发器DFF的Q端作为亚稳态检测电路的输出。/n

【技术特征摘要】
1.一种应用于高速模数转换器同步时钟采样的亚稳态检测电路，其特征在于：包括D触发器DFF2、D触发器DFF3及至少一个D触发器DFF，D触发器DFF2的D端通过一个延迟电路接入RCLK信号，D触发器DFF3的CLK端亦通过一个延迟电路接入MCLK信号，MCLK信号还输入到D触发器DFF2的CLK端，RCLK信号还输入到D触发器DFF3的D端；D触发器DFF2的Q端连接D触发器DFF的D端，D触发器DFF3的Q端连接D触发器DFF的...

【专利技术属性】
技术研发人员：胡国林，
申请(专利权)人：成都铭科思微电子技术有限责任公司，
类型：发明
国别省市：四川;51