一种面板驱动电路、控制方法及面板技术

本发明专利技术涉及面板技术领域，特别涉及一种面板驱动电路、控制方法及面板，包括第一GIP电路、第二GIP电路和第三GIP电路，第二GIP电路的结构与第三GIP电路的结构相同，第一GIP电路分别与第二GIP电路和第三GIP电路电连接，第二GIP电路与第三GIP电路电连接，第一GIP电路包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T12、晶体管ST1、电容C1和电容C2，第二GIP电路包括晶体管T9、晶体管T10、晶体管ST2和电容C3，能够实现多级输出信号，不仅减少了晶体管的数量，而且电容的数量也相对减少，从而实现面板的窄边框。

【技术实现步骤摘要】
一种面板驱动电路、控制方法及面板
本专利技术涉及面板
，特别涉及一种面板驱动电路、控制方法及面板。
技术介绍
GIP技术(GateDriverInPanel)：阵列栅极驱动技术，广泛应用在液晶显示面板(LCD)以及AMOLED显示面板；GIP技术就是将水平扫描线的驱动电路制作在显示区(ActiveArea)周围的基板上，使之能替代外接集成电路板(IntegratedCircuit，IC)来完成水平扫描线的驱动。为了使面板显示屏美观，窄边框设计目前已经成为显示屏领域的趋势，并朝着无边框显示屏发展；传统的7T2C(指的是7个晶体管和2个电容)GIP电路架构是单级G_out输出，输出4级GIP信号，则需要28个TFT(薄膜晶体管)，因此GIP电路区域占用面积较大，导致边框较大，影响显示区域；而且随着边框越小，封框胶和液晶显示面板内LCD有效显示区域(ActiveArea)的距离就越近，越容易对有效显示区域内的元件造成污染，产生一些周边亮度不均(Mura)等问题难以实现显示面板超窄边框的需求。
技术实现思路
本专利技术所要解决的技术问题是：提供一种能够实现超窄边框的面板驱动电路、控制方法及面板。为了解决上述技术问题，本专利技术采用的第一种技术方案为：一种面板驱动电路，包括第一GIP电路、第二GIP电路和第三GIP电路，所述第二GIP电路的结构与第三GIP电路的结构相同，所述第一GIP电路分别与第二GIP电路和第三GIP电路电连接，所述第二GIP电路与第三GIP电路电连接，所述第一GIP电路包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T12、晶体管ST1、电容C1和电容C2，所述第二GIP电路包括晶体管T9、晶体管T10、晶体管ST2和电容C3；所述晶体管T1的栅极分别与晶体管T1的漏极和第一扫描信号线电连接，所述晶体管T1的源极分别与晶体管T7的漏极、晶体管T3的栅极、晶体管T5的漏极、电容C1的一端、晶体管T4的栅极、晶体管ST2的源极和晶体管ST1的源极电连接，所述晶体管T7的栅极与扫描信号线Gn+4电连接，所述晶体管T4的漏极与时钟信号CLK1电连接，所述晶体管T7的源极分别与晶体管T3的源极、晶体管T5的源极、晶体管T6的源极、晶体管T10的源极和晶体管T8的源极电连接，所述晶体管T3的漏极分别与晶体管T2的源极、晶体管T5的栅极、晶体管T6的栅极、晶体管T10的栅极和晶体管T8的栅极电连接，所述晶体管T2的栅极分别与晶体管T2的漏极晶体管ST1的栅极、晶体管ST2的栅极和时钟信号CLK5电连接，所述电容C1的另一端分别与晶体管T6的漏极、晶体管T4的源极和扫描信号线Gn电连接，所述晶体管ST1的漏极分别与电容C2的一端和晶体管T12的栅极电连接，所述电容C2的另一端分别与晶体管T12的源极、晶体管T8的漏极和扫描信号线Gn+1电连接，所述晶体管T12的漏极与时钟信号CLK2电连接，所述晶体管ST2的漏极分别与电容C3的一端和晶体管T9的栅极电连接，所述电容C3的另一端分别与晶体管T9的源极、晶体管T10的漏极和扫描信号线Gn+2电连接，所述晶体管T9的漏极与时钟信号CLK3电连接，所述扫描信号线Gn、扫描信号线Gn+1、扫描信号线Gn+2和扫描信号线Gn+4中的参数n均为大于或者等于1的正整数。本专利技术采用的第二种技术方案为：一种面板驱动电路的控制方法，包括以下步骤：步骤S1、在第一时间段，控制晶体管T1的栅极和晶体管ST1的栅极均输入高电平，控制晶体管T4的漏极、晶体管T7的栅极、晶体管T9的漏极和晶体管T12的漏极均输入低电平；步骤S2、在第二时间段，控制晶体管T4的漏极和晶体管ST1的栅极均输入高电平，控制晶体管T1的栅极、晶体管T7的栅极、晶体管T9的漏极和晶体管T12的漏极均输入低电平；步骤S3、在第三时间段，控制晶体管T12的漏极和晶体管ST1的栅极均输入高电平，控制晶体管T1的栅极、晶体管T4的漏极、晶体管T7的栅极和晶体管T9的漏极均输入低电平；步骤S4、在第四时间段，控制晶体管T9的漏极和晶体管ST1的栅极均输入高电平，控制晶体管T1的栅极、晶体管T4的漏极、晶体管T7的栅极和晶体管T12的漏极均输入低电平；步骤S5、在第五时间段，控制晶体管ST1的栅极均输入高电平，控制晶体管T1的栅极、晶体管T4的漏极、晶体管T7的栅极、晶体管T9的漏极和晶体管T12的漏极均输入低电平；步骤S6、在第六时间段，控制晶体管T7的栅极和晶体管ST1的栅极均输入高电平，控制晶体管T1的栅极、晶体管T4的漏极、晶体管T7的栅极和晶体管T9的漏极均输入低电平；所述第一时间段、第二时间段、第三时间段、第四时间段、第五时间段和第六时间段为依次连续的时间段。本专利技术采用的第三种技术方案为：一种面板，包括显示区和非显示区，所述非显示区分布在显示区两侧，所述非显示区包括上述的面板驱动电路。本专利技术的有益效果在于：本方案设计的面板驱动电路是一种能够实现多级输出的驱动电路，一个驱动电路就能够实现多级输出信号，不仅减少了晶体管的数量，而且电容的数量也相对减少，通过减少全级输出信号所需要的晶体管数量及电容数量来减小驱动电路面积，从而实现面板的窄边框需求，使显示器外观更加美观，以及增大面板显示区的面积，使显示效果更佳；本方案设计的面板驱动电路相较于现有技术中输出4级信号的驱动电路，能够减少12个晶体管和4个电容。附图说明图1为根据本专利技术的一种面板驱动电路的电路结构图；图2为根据本专利技术的一种面板驱动电路的波形图；图3为根据本专利技术的一种面板驱动电路的阶段I的电路结构图；图4为根据本专利技术的一种面板驱动电路的阶段II至阶段V的电路结构图；图5为根据本专利技术的一种面板驱动电路的阶段VI的电路结构图；图6为根据本专利技术的一种面板驱动电路的控制方法的步骤流程图；图7为根据本专利技术的一种面板的结构示意图；标号说明：1、显示区；2、非显示区。具体实施方式为详细说明本专利技术的
技术实现思路
、所实现目的及效果，以下结合实施方式并配合附图予以说明。请参照图1，本专利技术提供的一种技术方案：一种面板驱动电路，包括第一GIP电路、第二GIP电路和第三GIP电路，所述第二GIP电路的结构与第三GIP电路的结构相同，所述第一GIP电路分别与第二GIP电路和第三GIP电路电连接，所述第二GIP电路与第三GIP电路电连接，所述第一GIP电路包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T12、晶体管ST1、电容C1和电容C2，所述第二GIP电路包括晶体管T9、晶体管T10、晶体管ST2和电容C3；所述晶体管T1的栅极分别与晶体管T1的漏极和第一扫描信号线电连接，所述晶体管T1的源极分别与晶体管T7的漏极、晶体管T3的栅极、晶体管T5的漏极本文档来自技高网...

【技术保护点】
1.一种面板驱动电路，其特征在于，包括第一GIP电路、第二GIP电路和第三GIP电路，所述第二GIP电路的结构与第三GIP电路的结构相同，所述第一GIP电路分别与第二GIP电路和第三GIP电路电连接，所述第二GIP电路与第三GIP电路电连接，所述第一GIP电路包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T12、晶体管ST1、电容C1和电容C2，所述第二GIP电路包括晶体管T9、晶体管T10、晶体管ST2和电容C3；/n所述晶体管T1的栅极分别与晶体管T1的漏极和第一扫描信号线电连接，所述晶体管T1的源极分别与晶体管T7的漏极、晶体管T3的栅极、晶体管T5的漏极、电容C1的一端、晶体管T4的栅极、晶体管ST2的源极和晶体管ST1的源极电连接，所述晶体管T7的栅极与扫描信号线G

【技术特征摘要】
1.一种面板驱动电路，其特征在于，包括第一GIP电路、第二GIP电路和第三GIP电路，所述第二GIP电路的结构与第三GIP电路的结构相同，所述第一GIP电路分别与第二GIP电路和第三GIP电路电连接，所述第二GIP电路与第三GIP电路电连接，所述第一GIP电路包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T12、晶体管ST1、电容C1和电容C2，所述第二GIP电路包括晶体管T9、晶体管T10、晶体管ST2和电容C3；
所述晶体管T1的栅极分别与晶体管T1的漏极和第一扫描信号线电连接，所述晶体管T1的源极分别与晶体管T7的漏极、晶体管T3的栅极、晶体管T5的漏极、电容C1的一端、晶体管T4的栅极、晶体管ST2的源极和晶体管ST1的源极电连接，所述晶体管T7的栅极与扫描信号线Gn+4电连接，所述晶体管T4的漏极与时钟信号CLK1电连接，所述晶体管T7的源极分别与晶体管T3的源极、晶体管T5的源极、晶体管T6的源极、晶体管T10的源极和晶体管T8的源极电连接，所述晶体管T3的漏极分别与晶体管T2的源极、晶体管T5的栅极、晶体管T6的栅极、晶体管T10的栅极和晶体管T8的栅极电连接，所述晶体管T2的栅极分别与晶体管T2的漏极晶体管ST1的栅极、晶体管ST2的栅极和时钟信号CLK5电连接，所述电容C1的另一端分别与晶体管T6的漏极、晶体管T4的源极和扫描信号线Gn电连接，所述晶体管ST1的漏极分别与电容C2的一端和晶体管T12的栅极电连接，所述电容C2的另一端分别与晶体管T12的源极、晶体管T8的漏极和扫描信号线Gn+1电连接，所述晶体管T12的漏极与时钟信号CLK2电连接，所述晶体管ST2的漏极分别与电容C3的一端和晶体管T9的栅极电连接，所述电容C3的另一端分别与晶体管T9的源极、晶体管T10的漏极和扫描信号线Gn+2电连接，所述晶体管T9的漏极与时钟信号CLK3电连接，所述扫描信号线Gn、扫描信号线Gn+1、扫描信号线Gn+2和扫描信号线Gn+4中的参数n均为大于或者等于1的正整...

【专利技术属性】
技术研发人员：罗敬凯，贾浩，
申请(专利权)人：福建华佳彩有限公司，
类型：发明
国别省市：福建;35