半导体装置制造方法及图纸

半导体装置具有这样的结构，即，将N个栅电极层G和(N‑1)个沟道形成区域层CH(其中，N≥3)交替并置在基底的绝缘材料层61上，在基底中，绝缘材料层61形成在导电基板60的表面上。结构、沟道形成区域层CH、以及栅电极层G中的每一者具有底表面、顶表面以及四个侧表面。第n个沟道形成区域层的第二表面32和第四表面34分别接触于第n个栅电极层的第四表面24和第(n+1)个栅电极层的第二表面22。第奇数个栅电极层与第偶数个栅电极层中之一连接至第一接触部分并且另一个连接至第二接触部分。

【技术实现步骤摘要】
【国外来华专利技术】半导体装置
本公开涉及半导体装置，并且更具体地，涉及具有纳米线或纳米片结构的场效应晶体管。
技术介绍
描述了自2012的先进MOS晶体管的规模趋势。在20nm技术时代，主要使用大块平面的MOSFET。在14nm技术时代及之后，趋势发展为完全采用鳍状结构的FET(出于描述方便，称为“Fin-FET”)或具有全耗尽绝缘体上硅(FD-SOI)结构的FET(出于描述方便，称为“FD-SOI-FET”)。尽管与栅极长度规模紧密相关的硅层的厚度(即，Fin-FET中的鳍状结构或FD-SOI-FET中的硅层的厚度)在FET微型化中是重要因素，然而，认为硅层具有5nm厚度的技术局限性。具有纳米线结构的FET(出于描述方便，称为“纳米线FET”)被视为打破对形成上述FET的沟道形成区域(channelformationregion)的硅层厚度的限制的技术(例如，参见日本专利申请特开公开号2015-195405)。顺便提及，对沟道形成区域施加反馈偏压，能够使得根据晶体管的操作改善性能，从而导致漏电流减少。具体地，在一个实施例中，对夹持沟道形成区域的栅电极中的一个栅电极施加+Vdd并且对夹持沟道形成区域的栅电极中的另一个栅电极施加+Vdd，使得可以提高晶体管驱动能力。此外，在一个实施例中，对夹持沟道形成区域的栅电极中的一个栅电极施加0伏特并且对夹持沟道形成区域的栅电极中的另一个栅电极施加-Vdd，使得可以在晶体管的断开状态下减少漏电流。引用列表专利文献专利文献1：日本专利申请公开号2015-195405
技术实现思路
专利技术要解决的问题然而，因为栅电极包围纳米线结构的沟道形成区域的外围，所以上述专利文献1中公开的纳米线FET未能对沟道形成区域施加反馈偏压。换言之，上述专利文献1中公开的纳米线FET不能在根据晶体管的操作改善性能的同时减少漏电流。由此，本公开旨在提供能够在根据晶体管的操作改善性能的同时减少漏电流的半导体装置。问题的解决方案用于实现上述目标的本公开的半导体装置包括：结构，由N个栅电极层和(N-1)个沟道形成区域层(其中，N≥3)交替并置在基底的绝缘材料层上而成，在所述基底中绝缘材料层形成在导电基板的表面上；其中，结构具有底表面、与底表面相对的顶表面、第一侧表面、第二侧表面、与第一侧表面相对的第三侧表面、以及与第二侧表面相对的第四侧表面；沟道形成区域层具有形成结构的底表面的底表面、形成结构的顶表面的顶表面、形成结构的第一侧表面的第一侧表面、第二侧表面、形成结构的第三侧表面的第三侧表面、以及与第二侧表面相对的第四侧表面；栅电极层具有形成结构的底表面的底表面、形成结构的顶表面的顶表面、形成结构的第一侧表面的第一侧表面、第二侧表面、形成结构的第三侧表面的第三侧表面、以及与第二侧表面相对的第四侧表面；第1个栅电极层中的第二表面形成结构的第二侧表面；第N个栅电极层中的第四表面形成结构的第四侧表面；第n(其中，n＝1、2、...、(N-1))个沟道形成区域层中的第二表面与第n个栅电极层的第四表面接触；第n个沟道形成区域层中的第四表面与第(n+1)个栅电极层中的第二表面接触；并且第奇数个栅电极层和第偶数个栅电极层中的任一层连接至第一接触部分，并且另一层连接至第二接触部分。附图说明图1是示出根据第一实施方式的半导体装置的每个组件的布置的概念图。图2A、图2B、以及图2C分别是沿着图1中的箭头A-A、B-B、以及C-C截取的、根据第一实施方式的半导体装置的示意性局部端视图。图3A和图3B是沿着图1中的箭头A-A截取的基底等的类似示意性局部端视图，并且图3C是与图3B对应的基底等的示意性局部平面图，用于描述制造根据第一实施方式的半导体装置的方法。图4A和图4B是图3B之后沿着图1中的箭头A-A截取的基底等的类似示意性局部端视图，并且图4C是与图4B对应的基底等的示意性局部平面图，用于描述制造根据第一实施方式的半导体装置的方法。图5A是图4B之后沿着图1中的箭头A-A截取的基底等的类似示意性局部端视图，并且图5B是与图5A对应的基底等的示意性局部平面图，用于描述制造根据第一实施方式的半导体装置的方法。图6是图5B之后用于描述制造根据第一实施方式的半导体装置的方法的基底等的示意性平面图。图7A、图7B、以及图7C分别是沿着图1中的箭头A-A、B-B、以及C-C截取的根据第二实施方式的半导体装置的类似示意性局部端视图。图8A、图8B、图8C、以及图8D是沿着图1中的箭头A-A截取的基底等的类似示意性局部端视图，用于描述制造根据第二实施方式的半导体装置的方法。图9A、图9B、以及图9C是图8D之后沿着图1中的箭头A-A截取的基底等的类似示意性局部端视图，用于描述制造根据第二实施方式的半导体装置的方法。图10A是图9C之后用于描述制造根据第二实施方式的半导体装置的方法的基底等的示意图局部平面图，并且图10B是示出根据第二实施方式的半导体装置的变形的相应组件的布置的概念图。图11A、图11B、以及图11C分别是沿着图1中的箭头A-A、B-B、以及C-C截取的根据第三实施方式的半导体装置的类似示意性局部端视图。图12A和图12B是沿着图1中的箭头A-A截取的根据第四实施方式的半导体装置的类似示意性局部端视图。图13是沿着图1中的箭头A-A截取的根据第四实施方式的半导体装置的变形的类似示意性局部端视图。图14A、图14B、图14C、以及图14D是沿着图1中的箭头A-A截取的基底等的类似示意性局部端视图，用于描述制造根据第五实施方式的半导体装置的方法。图15A和图15B是图14D之后沿着图1中的箭头A-A截取的基底等的类似示意性局部端视图，用于描述制造根据第五实施方式的半导体装置的方法。图16是示出为描述通过对沟道形成区域施加反馈偏压而在根据半导体装置的操作改善性能的同时实现减少漏电流的示图。具体实施方式在下文中，将基于参考附图的实施方式对本公开进行描述，但是，本公开并不局限于实施方式，并且实施方式中的各个数值及材料用于示出性目的。应注意，将按照下列顺序进行描述。1.本公开的半导体装置的整体描述2.第一实施方式(本公开的半导体装置)3.第二实施方式(第一实施方式的变形)4.第三实施方式(第二实施方式的变形)5.第四实施方式(第二实施方式与第三实施方式的变形)6.第五实施方式(第一实施方式至第四实施方式的变形)7.其他(本公开的半导体装置的整体描述)在本公开的半导体装置中，沟道形成区域层可以包括具有纳米线或纳米片结构的沟道结构部分、及绝缘部分。具体地，假设从结构的第二侧表面至第四侧表面的方向是第一方向(X方向)。假设从结构的第一侧表面至第三侧表面的方向是第二方向(Y方向)。假设从结构的顶表面至底表面的方向本文档来自技高网...

【技术保护点】
1.一种半导体装置，包括：/n结构，具有交替并置在基底的绝缘材料层上的N个栅电极层和(N-1)个沟道形成区域层(其中，N≥3)，在所述基底中所述绝缘材料层形成在导电基板的表面上；/n其中，所述结构具有底表面、与所述底表面相对的顶表面、第一侧表面、第二侧表面、与所述第一侧表面相对的第三侧表面、以及与所述第二侧表面相对的第四侧表面；/n所述沟道形成区域层具有形成所述结构的所述底表面的底表面、形成所述结构的所述顶表面的顶表面、形成所述结构的所述第一侧表面的第一侧表面、第二侧表面、形成所述结构的所述第三侧表面的第三侧表面、以及与所述第二侧表面相对的第四侧表面；/n所述栅电极层具有形成所述结构的所述底表面的底表面、形成所述结构的所述顶表面的顶表面、形成所述结构的所述第一侧表面的第一侧表面、第二侧表面、形成所述结构的所述第三侧表面的第三侧表面、以及与所述第二侧表面相对的第四侧表面；/n第1个所述栅电极层的第二表面形成所述结构的所述第二侧表面；/n第N个所述栅电极层的第四表面形成所述结构的所述第四侧表面；/n第n(其中，n＝1、2、...、(N-1))个所述沟道形成区域层的第二表面与所述第n个栅电极层的所述第四表面接触；/n第n个所述沟道形成区域层的第四表面与第(n+1)个所述栅电极层的第二表面接触；并且/n第奇数个所述栅电极层与第偶数个所述栅电极层中之一连接至第一接触部分并且另一层连接至第二接触部分。/n...

【技术特征摘要】
【国外来华专利技术】20180202 JP 2018-0172881.一种半导体装置，包括：
结构，具有交替并置在基底的绝缘材料层上的N个栅电极层和(N-1)个沟道形成区域层(其中，N≥3)，在所述基底中所述绝缘材料层形成在导电基板的表面上；
其中，所述结构具有底表面、与所述底表面相对的顶表面、第一侧表面、第二侧表面、与所述第一侧表面相对的第三侧表面、以及与所述第二侧表面相对的第四侧表面；
所述沟道形成区域层具有形成所述结构的所述底表面的底表面、形成所述结构的所述顶表面的顶表面、形成所述结构的所述第一侧表面的第一侧表面、第二侧表面、形成所述结构的所述第三侧表面的第三侧表面、以及与所述第二侧表面相对的第四侧表面；
所述栅电极层具有形成所述结构的所述底表面的底表面、形成所述结构的所述顶表面的顶表面、形成所述结构的所述第一侧表面的第一侧表面、第二侧表面、形成所述结构的所述第三侧表面的第三侧表面、以及与所述第二侧表面相对的第四侧表面；
第1个所述栅电极层的第二表面形成所述结构的所述第二侧表面；
第N个所述栅电极层的第四表面形成所述结构的所述第四侧表面；
第n(其中，n＝1、2、...、(N-1))个所述沟道形成区域层的第二表面与所述第n个栅电极层的所述第四表面接触；
第n个所述沟道形成区域层的第四表面与...

【专利技术属性】
技术研发人员：福崎勇三，福元康司，
申请(专利权)人：索尼半导体解决方案公司，
类型：发明
国别省市：日本;JP