一种屏蔽栅沟槽式金属氧化物半导体场效应管制造技术

本发明专利技术公开了一种半导体功率器件，包括多个沟槽栅，每个沟槽栅内包括一个栅电极和一个屏蔽栅电极，以形成位于每两个相邻的沟槽栅之间的氧化层电荷平衡区；根据本发明专利技术的半导体功率器件还包括一个位于衬底上方的超级结结构，其包括多个交替形成的P区和N区，以形成位于氧化层电荷平衡区下方的结电荷平衡区，用以提高击穿电压、降低导通电阻和输出电荷。

【技术实现步骤摘要】
一种屏蔽栅沟槽式金属氧化物半导体场效应管
本专利技术涉及一种功率半导体器件的单元结构，特别涉及一种新型的屏蔽栅沟槽式金属氧化物半导体场效应管(ShieldedGateTrenchMetaloxideSemiconductorFieldEffectTransistor,SGTMOSFET)的单元结构，其包括氧化层电荷平衡区和超级结(superjunction)结构，以获得更高的击穿电压、更低的导通电阻和输出电容。
技术介绍
图1A、1B和1C分别示出了现有技术中三种典型的SGTMOSFET结构，与传统的具有单栅结构的沟槽式MOSFET相比，图1A～图1C中所示的三种结构由于具有位于漂移区的氧化层电荷平衡区(如图1A所示)和位于栅电极下方的厚氧化层，从而具有更低的栅电荷和导通电阻。然而，这三种结构很容易在沟槽栅的底部发生过早击穿，从而导致击穿电压的大幅下降。为了改进过早击穿的问题，美国专利号U.S.PatentNo.8，159，021揭示了一种具有双外延层结构的SGTMOSFET，如图1D所示，其中第一外延层(N1Epi，如图1D所示)的电阻率大于第二外延层(N2Epi)的电阻率，并且沟槽栅的底部位于第一外延层中，以防止过早击穿的发生。然而，由于沟槽栅底部的击穿电压与沟槽栅底部氧化层的厚度和沟槽的深度密切相关，该现有技术的击穿电压在整个芯片上有一个比较大的变化幅度。与此同时，由于第一外延层的电阻率大于第二外延层的电阻率，导致图1D所示的现有技术的导通电阻高于图1A～图1C所示现有技术的导通电阻。因此，在半导体功率器件领域中，特别是对于SGTMOSFET的设计和制造，仍需要提供一种新型的单元结构、器件结构和改良的制造工艺，可以解决现有技术中的问题，以提高器件性能。
技术实现思路
本专利技术提供了一种包括氧化层电荷平衡区和结电荷平衡区的SGTMOSFET，其中，氧化层电荷平衡区位于每两个相邻的沟槽栅之间，结电荷平衡区包括一个超级结结构，其位于沟槽栅的下方，以确保漂移区全部被耗尽并且确保击穿发生在相邻的沟槽栅的中间，而不是过早发生于沟槽栅底部。同时，本专利技术的击穿电压对于沟槽栅底部氧化层的厚度以及沟槽栅深度的敏感度被降低，雪崩特性得以增强，并且在不增加导通电阻的同时，由于沟槽栅深度变浅使得输出电容Coss(与屏蔽栅MOS电容和台面耗尽电容相关)得以降低。根据本专利技术的一个方面，提供了一种半导体功率器件，包括一个SGTMOSFET，其形成于第一导电类型的外延层中并位于一层衬底之上，其特征在于，还包括：(a)多个沟槽栅，周围围绕有第一导电类型的源区、第二导电类型的体区和所述外延层，其中所述源区和体区靠近所述外延层的上表面且所述源区位于所述体区的上方，每个所述沟槽栅中包括一个栅电极和一个屏蔽栅电极；(b)氧化层电荷平衡区，形成于每两个相邻的沟槽栅之间；(c)超级结结构，形成于所述衬底上方且位于所述氧化层电荷平衡区下方，包括多个交替形成的P区和N区；(d)所述屏蔽栅电极与所述外延层之间通过第一绝缘层相互绝缘，所述栅电极与所述外延层之间通过第二绝缘层相互绝缘，所述第二绝缘层的厚度小于所述第一绝缘层的厚度，且所述屏蔽栅电极和所述栅电极之间相互绝缘；并且(e)所述体区、所述屏蔽栅电极和所述源区通过多个沟槽式接触区短接至源极金属层。根据本专利技术的另一个方面，在一些优选的实施例中，所述衬底为第一导电类型，所述外延层为具有均匀掺杂浓度的单外延层结构。在另一些优选的实施例中，所述衬底为第一导电类型，所述外延层为双外延层结构，包括电阻率为R1的下外延层和电阻率为R2的上外延层，其中R1>R2。在另一些优选的实施例中，所述衬底为第一导电类型，所述外延层为双外延层结构，包括电阻率为R1的下外延层和电阻率为R2的上外延层，其中R1<R2。在另一些优选的实施例中，所述衬底为第二导电类型，所述外延层为具有均匀掺杂浓度的单外延层结构，其电阻率为R，所述半导体功率器件还包括第一导电类型的缓冲层，其电阻率为Rn且位于所述衬底和所述外延层之间，其中R>Rn。在另一些优选的实施例中，所述衬底为第二导电类型，所述外延层为双外延层结构，包括电阻率为R1的下外延层和电阻率为R2的上外延层，所述半导体功率器件还包括第一导电类型的缓冲层，其电阻率为Rn且位于所述衬底和所述外延层之间，其中R1>R2>Rn。在另一些优选的实施例中，所述衬底为第二导电类型，所述外延层为双外延层结构，包括电阻率为R1的下外延层和电阻率为R2的上外延层，所述半导体功率器件还包括第一导电类型的缓冲层，其电阻率为Rn且位于所述衬底和所述外延层之间，其中R2>R1>Rn。根据本专利技术的另一个方面，在一些优选的实施例中，所述超级结结构的P区主要位于所述屏蔽栅电极的下方，并延伸至碰触所述外延层的底面。在另一些优选的实施例中，所述超级结结构的P区主要位于所述屏蔽栅电极的下方，但没有碰触所述外延层的底面。根据本专利技术的另一个方面，在一些优选的实施例中，所述屏蔽栅电极位于所述沟槽栅的中央，所述栅电极围绕所述屏蔽栅电极的上部分，并且所述栅电极和所述屏蔽栅电极之间通过所述第二绝缘层相互绝缘。在另一些优选的实施例中，所述屏蔽栅电极位于所述沟槽栅的下部分，且与所述外延层之间通过所述第一绝缘层相互绝缘，所述栅电极位于所述沟槽栅的上部分，且与所述屏蔽栅电极之间通过第三绝缘层相互绝缘。更优选地，所述第一绝缘层为具有均匀厚度的单氧化层，或所述第一绝缘层为多台阶氧化层结构，且沿所述沟槽栅底部的厚度最大。根据本专利技术的另一个方面，在一些优选的实施例中，所述衬底为所述第二导电类型，所述半导体功率器件还包括：第一导电类型的缓冲层，位于所述衬底和所述外延层之间；多个第一导电类型的重掺杂区，位于所述衬底中，形成位于衬底中的包括多个交替形成的P+区和N+区的集成反向导通二极管。根据本专利技术的另一个方面，在一些优选的实施例中，所述半导体功率器件还包括第一导电类型的电荷储存区，其位于所述外延层中并位于所述体区下方，其中所述电荷储存区的多数载流子浓度大于所述外延层。根据本专利技术的另一个方面，所述第一导电类型为N型，所述第二导电类型为P型，或所述第一导电类型为P型，所述第二导电类型为N型。通过参考以下各个附图，阅读下文对优选实施例的详细描述，本专利技术的上述及其他目的和优点对于本领域的普通技术人员来说无疑是显而易见的。附图说明图1A示出了现有技术所揭示的一种SGTMOSFET的剖面图。图1B示出了现有技术所揭示的另一种SGTMOSFET的剖面图。图1C示出了现有技术所揭示的另一种SGTMOSFET的剖面图。图1D示出了现有技术所揭示的另一种SGTMOSFET的剖面图。图2A是根据本专利技术的一个优选实施例的剖面图。图2B是根据本专利技术的另一个优选实施例的剖面图。图2C是根据本专利技术的另一个优选实施例的剖面图。图2D是根据本专利技术的另一个优选实施例的剖面图。图3A本文档来自技高网...

【技术保护点】
1.一种半导体功率器件，包括一个SGT MOSFET，其形成于第一导电类型的外延层中并位于一层衬底上方，其特征在于，还包括：/n多个沟槽栅，周围围绕有第一导电类型的源区、第二导电类型的体区和所述外延层，其中所述源区和体区靠近所述外延层的上表面且所述源区位于所述体区的上方，每个所述沟槽栅中包括一个栅电极和一个屏蔽栅电极；/n氧化层电荷平衡区，形成于每两个相邻的沟槽栅之间；/n超级结结构，形成于所述衬底上方且位于所述氧化层电荷平衡区下方，包括多个交替形成的P区和N区；/n所述屏蔽栅电极与所述外延层之间通过第一绝缘层相互绝缘，所述栅电极与所述外延层之间通过第二绝缘层相互绝缘，所述第二绝缘层的厚度小于所述第一绝缘层的厚度，且所述屏蔽栅电极和所述栅电极之间相互绝缘；并且/n所述体区、所述屏蔽栅电极和所述源区通过多个沟槽式接触区短接至源极金属层。/n

【技术特征摘要】
20200319 US 16/823,3761.一种半导体功率器件，包括一个SGTMOSFET，其形成于第一导电类型的外延层中并位于一层衬底上方，其特征在于，还包括：
多个沟槽栅，周围围绕有第一导电类型的源区、第二导电类型的体区和所述外延层，其中所述源区和体区靠近所述外延层的上表面且所述源区位于所述体区的上方，每个所述沟槽栅中包括一个栅电极和一个屏蔽栅电极；
氧化层电荷平衡区，形成于每两个相邻的沟槽栅之间；
超级结结构，形成于所述衬底上方且位于所述氧化层电荷平衡区下方，包括多个交替形成的P区和N区；
所述屏蔽栅电极与所述外延层之间通过第一绝缘层相互绝缘，所述栅电极与所述外延层之间通过第二绝缘层相互绝缘，所述第二绝缘层的厚度小于所述第一绝缘层的厚度，且所述屏蔽栅电极和所述栅电极之间相互绝缘；并且
所述体区、所述屏蔽栅电极和所述源区通过多个沟槽式接触区短接至源极金属层。


2.根据权利要求1所述的半导体功率器件，其中所述衬底为第一导电类型，所述外延层为具有均匀掺杂浓度的单外延层结构。


3.根据权利要求1所述的半导体功率器件，其中所述衬底为第一导电类型，所述外延层为双外延层结构，包括电阻率为R1的下外延层和电阻率为R2的上外延层，其中R1>R2。


4.根据权利要求1所述的半导体功率器件，其中所述衬底为第一导电类型，所述外延层为双外延层结构，包括电阻率为R1的下外延层和电阻率为R2的上外延层，其中R1<R2。


5.根据权利要求1所述的半导体功率器件，其中所述衬底为第二导电类型，所述外延层为具有均匀掺杂浓度的单外延层结构，其电阻率为R，所述半导体功率器件还包括第一导电类型的缓冲层，其电阻率为Rn且位于所述衬底和所述外延层之间，其中R>Rn。


6.根据权利要求1所述的半导体功率器件，其中所述衬底为第二导电类型，所述外延层为双外延层结构，包括电阻率为R1的下外延层和电阻率为R2的上外延层，所述半导体功率器件还包括第一导电类型的缓冲层，其电阻率为Rn且位于所述衬底和所述外延层之间，其中R1>R2>Rn。

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【专利技术属性】
技术研发人员：谢福渊，
申请(专利权)人：娜美半导体有限公司，
类型：发明
国别省市：中国台湾;71