一种多路收发机结构制造技术

本发明专利技术公开了一种多路收发机结构，包括：伪随机码模块，用于生成多路伪随机码数据；差分编码模块，用于对伪随机码数据进行编码的方式得到并行差分编码数据；并串转换模块，用于将并行数据转换为串行数据；驱动器模块，用于将信号发送给信道；连续时间线性均衡模块，用于消除前标码间干扰以及减小后标码间干扰拖尾；干扰消除模块，用于消除第一级后标码间干扰；解码模块，将信号解码为二进制串行数据；串并转换模块，用于将二进制串行数据转换为并行数据。本发明专利技术能够同时均衡信号中的第一级后标码间干扰、多级后标码间干扰及前标码间干扰，还能够显著地提高数据传输速率，符合收发机速率不断提升的发展趋势。

【技术实现步骤摘要】
一种多路收发机结构
本专利技术涉及多路收发机结构设计
，更为具体来说，本专利技术为一种多路收发机结构。
技术介绍
目前，高速收发机之间的数据传输通过信道传输。随着高速收发机的数据传输速率不断提高，带宽受限的信号会产生严重的高频信号衰减，会引起码间干扰，使得接收端的眼图完全闭合，通信质量变差。但由于现有产品结构设计存在的局限，现有多路收发机对信号的码间干扰的消除能力有限。而且，现有多路收发机往往只能传输不归零(NRZ，NonReturnZero)信号，其每条信道上传输速率一般要低于56Gb/s。所以现有的多路收发机无法满足高传输速率的要求。因此，如何能够有效提高多路收发机的码间干扰消除能力且明显提高多路收发机的数据传输速率，成为了本领域技术人员亟待解决的技术问题和始终研究的重点。
技术实现思路
为解决现有多路收发机存在的对信号的码间干扰的消除能力有限及传输速率不高等问题，本专利技术创新地提供了一种基于差分编码与连续时间线性均衡的多路收发机结构设计。基于本专利技术设计的多路收发机产品，可通过差分编码消除信号中的第一级后标码间干扰且能通过连续时间线性均衡(CTLE，ContinueTimeLinearEqualizer)消除信号中的前标码间干扰和后标码间干扰拖尾，而且可支持传输四电平脉冲幅度调制(PAM4)信号，在带宽相同的情况下可传输更多的数据，实现高于56Gb/s的传输速率，符合多路收发机速率不断提升的实际趋势。为实现上述技术目的，本专利技术公开了一种多路收发机结构，该多路收发机结构包括发送机和接收机，所述发送机包括差分编码模块，所述接收机包括连续时间线性均衡模块和干扰消除模块；所述差分编码模块，用于在信号发出前对信号进行差分编码；所述连续时间线性均衡模块，用于对接收的信号进行连续时间线性均衡处理；所述干扰消除模块，用于对接收的信号进行第一级后标码间干扰消除处理。进一步地，所述发送机还包括伪随机码模块、并串转换模块及驱动器模块，所述接收机还包括解码模块、串并转换模块；该多路收发机结构还包括时钟模块；伪随机码模块，用于将待发送的数据生成为并行传输的多路伪随机码数据；差分编码模块，用于对所述多路伪随机码数据进行差分编码，以得到并行差分编码数据；并串转换模块，用于将所述并行差分编码数据转换为串行数据；驱动器模块，用于将所述串行数据合成为待发送的信号，并将该信号发送给相应信道；连续时间线性均衡模块，用于消除从信道上接收的信号中的前标码间干扰和减小从信道上接收的信号中的后标码间干扰拖尾，以得到均衡后的信号；干扰消除模块，用于消除均衡后的信号中的第一级后标码间干扰，以得到干扰消除后的信号；解码模块，用于将干扰消除后的信号解码为二进制串行数据；串并转换模块，用于将所述二进制串行数据转换为并行数据；时钟模块，用于分别为所述差分编码模块、所述并串转换模块、所述干扰消除模块、所述解码模块及所述串并转换模块提供时钟信号。进一步地，该多路收发机结构还包括误码检测模块；所述误码检测模块，用于检测通过串并转换模块转换得到的并行数据是否为伪随机码数据。进一步地，所述差分编码模块，还用于通过多个链路对将所述并行差分编码数据传输至所述并串转换模块；其中，所述链路对，用于在当前时刻传输相同数据且在下一时刻传输差分数据。进一步地，所述差分编码模块，包括编码器和第一状态机；所述编码器，用于将多路伪随机码数据以多种码元的形式进行编码，并用于根据第一状态机的当前状态发送相应的码元，以将数据传输至所述并串转换模块；所述第一状态机，用于根据当前发送的码元更新第一状态机次态。进一步地，所述干扰消除模块，包括差分判决器；所述差分判决器，用于通过差分判决的方式消除均衡后的信号中的第一级后标码间干扰，并用于将判决后的信号发送至解码模块。进一步地，所述干扰消除模块，还包括第二状态机；所述差分判决器数量为多对；其中，根据所述第二状态机当前状态从多对差分判决器中选择一对差分判决器，且被选择的一对差分判决器用于消除当前连续时间线性均衡模块均衡后的信号中的第一级后标码间干扰；所述差分判决器，还用于将判决后的信号发送至所述第二状态机；所述第二状态机，用于根据判决后的信号更新第二状态机次态。进一步地，所述并串转换模块，用于将并行差分编码数据转换为最高有效位串行数据和最低有效位串行数据。进一步地，所述连续时间线性均衡模块具有源极电容退化结构。进一步地，所述待发送的信号为四电平脉冲幅度调制信号。进一步地，所述驱动器模块为电流模式逻辑驱动器模块。本专利技术的有益效果为：与现有技术相比，本专利技术能够同时均衡信号中的第一级后标码间干扰、多级后标码间干扰及前标码间干扰，即消除信号中的第一级后标码间干扰、消除信号中的前标码间干扰以及减小信号中的后标码间干扰拖尾，通过MATLAB建模仿真可知：本专利技术所提供的技术方案能够显著提升多路收发机接收信号的质量。而且，本专利技术能够显著地提高数据传输速率，能够传输四电平脉冲幅度调制信号，可实现高于56Gb/s的数据传输速率，所以本专利技术符合收发机速率不断提升的实际发展趋势。附图说明图1为本专利技术一些实施例基于差分编码与连续时间线性均衡的多路收发机结构示意图。图2为利用差分编码方式消除PAM4信号的第一级后标码间干扰的工作原理示意图。图3为差分编码模块中的第一状态机工作时的状态转换示意图。图4为干扰消除模块的电路结构示意图。图5为一个差分判决器的电路结构示意图。图6为利用连续时间线性均衡与差分编码协同均衡消除码间干扰的工作原理示意图。图7为使用本专利技术一些实施例消除码间干扰后的接收眼图。图8为使用差分编码消除码间干扰后的接收眼图。图9为使用CTLE消除码间干扰后的接收眼图。具体实施方式下面结合说明书附图对本专利技术提供的一种多路收发机结构进行详细的解释和说明。如图1所示，本专利技术一个或多个实施例中提供了一种基于差分编码与连续时间线性均衡的多路收发机结构，用于多路收发机。该多路收发机结构包括但不限于伪随机码模块、差分编码模块、并串转换模块、驱动器模块、连续时间线性均衡模块、干扰消除模块、解码模块、串并转换模块、时钟模块、误码检测模块中的一种或多种；其中，利用差分编码消除第一级后标码间干扰以及利用连续时间线性均衡模块(CTLE)消除前标码间干扰和减小多级后标码间干扰拖尾，从而实现在传输多路数据的同时能够有效地消除码间干扰，从而能够有效地解决现有多路收发机存在的问题；多路收发机结构的具体说明如下。本专利技术一些实施例中，多路收发机包括发送机、接收机、时钟和四条相同的信道。其中，发送机用于通过信道向其他接收机发送信号，发送机包括但不限于伪随机码模块、差分编码模块、并串转换模块及驱动器模块；接收机用于从信道中接收其他发送机发出到信道的信号，接收机包括但不限于连续时间线性均衡模块、干扰消除模块、解码模块、串并转换模块及误码检测模块；时钟可用于为相关的模块提供时钟信号，以使相关各模块可以正常工作，进而可本文档来自技高网...

【技术保护点】
1.一种多路收发机结构，其特征在于，该多路收发机结构包括发送机和接收机，所述发送机包括差分编码模块，所述接收机包括连续时间线性均衡模块和干扰消除模块；/n所述差分编码模块，用于在信号发出前对信号进行差分编码；/n所述连续时间线性均衡模块，用于对接收的信号进行连续时间线性均衡处理；/n所述干扰消除模块，用于对接收的信号进行第一级后标码间干扰消除处理。/n

【技术特征摘要】
1.一种多路收发机结构，其特征在于，该多路收发机结构包括发送机和接收机，所述发送机包括差分编码模块，所述接收机包括连续时间线性均衡模块和干扰消除模块；
所述差分编码模块，用于在信号发出前对信号进行差分编码；
所述连续时间线性均衡模块，用于对接收的信号进行连续时间线性均衡处理；
所述干扰消除模块，用于对接收的信号进行第一级后标码间干扰消除处理。


2.根据权利要求1所述的多路收发机结构，其特征在于，所述发送机还包括伪随机码模块、并串转换模块及驱动器模块，所述接收机还包括解码模块、串并转换模块；该多路收发机结构还包括时钟模块；
所述伪随机码模块，用于将待发送的数据生成为并行传输的多路伪随机码数据；
所述差分编码模块，用于对所述多路伪随机码数据进行差分编码，以得到并行差分编码数据；
所述并串转换模块，用于将所述并行差分编码数据转换为串行数据；
所述驱动器模块，用于将所述串行数据合成为待发送的信号，并将该信号发送给相应信道；
所述连续时间线性均衡模块，用于消除从信道上接收的信号中的前标码间干扰和减小从信道上接收的信号中的后标码间干扰拖尾，以得到均衡后的信号；
所述干扰消除模块，用于消除均衡后的信号中的第一级后标码间干扰，以得到干扰消除后的信号；
所述解码模块，用于将干扰消除后的信号解码为二进制串行数据；
所述串并转换模块，用于将所述二进制串行数据转换为并行数据；
所述时钟模块，用于分别为所述差分编码模块、所述并串转换模块、所述干扰消除模块、所述解码模块及所述串并转换模块提供时钟信号。


3.根据权利要求2所述的多路收发机结构，其特征在于，该多路收发机结构还包括误码检测模块；
所述误码检测模块，用于检测通过串并转换模块转换得到的并行数据是否为伪随机码数据。


4.根据权利要求2或3所述的多路收...

【专利技术属性】
技术研发人员：盖伟新，华倩婷，
申请(专利权)人：北京大学天津滨海新一代信息技术研究院，
类型：发明
国别省市：天津;12