一种用于5G通信测试仪表测试数据的并行处理方法技术

本发明专利技术公开了一种用于5G通信测试仪表测试数据的并行处理方法，其技术方案要点是包括分割步骤：数据处理模块根据数据分割策略对母数据包进行分割得到若干子数据包；获得时间错位步骤：数据处理模块根据子数据包时间错位策略得到子数据包错位时间；数据处理步骤：数据处理模块将子数据包依次通过对应的FPGA进行处理，前后相邻处理的两个子数据包的处理起始时间间隔等于子数据包错位时间，数据处理模块将通过各个FPGA处理得到的子数据包存储于对应的存储资源区；数据汇总步骤：各个子数据包处理完成后，数据处理模块将各个子数据包汇总成母数据包。该方法能够降低数据处理时延。

【技术实现步骤摘要】
一种用于5G通信测试仪表测试数据的并行处理方法
本专利技术涉及数字信号处理领域，更具体的说是涉及一种用于5G通信测试仪表测试数据的并行处理方法。
技术介绍
随着第四代移动通信系统4G全面商用，对下一代技术5G的讨论已经成为通信业和学术界探讨的热点。近年来，移动数据的需求爆炸式增长，现有移动通信系统难以满足未来需求，急需研发新一代5G系统。5G的性能目标是高数据速率、减少延迟、节省能源、降低成本、提高系统容量和大规模设备连接。通常将可通信网络根据天线的覆盖范围划分为各个小区，每个小区中包括多个被测端和测试端。现有的5G的L1的计算为将小区中产生的数据进行串行通信后解扰，然而由于5G中数据量的爆炸式增长，未来每个小区中都将产生大量数据。5G通信测试仪表对5G通信产业链的发展至关重要，通信测试仪表需要具有时延低、测试任务量多的特性。然而，5G的大数据量给通信测试带来了更高的挑战，5G通信测试仪表中常规的对数据进行串行处理的方式将导致数据处理时延较长，不利于对5G中大量数据的快速处理。
技术实现思路
针对现有技术存在的不足，本专利技术的目的在于提供一种用于5G通信测试仪表测试数据的并行处理方法，该方法能够降低数据处理时延。为实现上述目的，本专利技术提供了如下技术方案：一种用于5G通信测试仪表测试数据的并行处理方法，提供数据处理模块以及存储资源模块，所述数据处理模块包括若干FPGA，所述数据处理模块配置有数据分割策略、子数据包时间错位策略以及FPGA计算资源策略，所述存储资源模块配置有分区策略，所述存储资源模块根据分区策略对存储资源模块进行分区得到若干存储资源区，所述存储资源区与所述FPGA一一对应，该方法包括有：分割步骤：所述数据处理模块根据所述数据分割策略对母数据包进行分割得到若干子数据包，并进入获得时间错位步骤；获得时间错位步骤：所述数据处理模块根据所述子数据包时间错位策略得到子数据包错位时间，并进入数据处理步骤；数据处理步骤：所述数据处理模块将所述子数据包依次通过对应的所述FPGA进行处理，前后相邻处理的两个所述子数据包的处理起始时间间隔等于所述子数据包错位时间，所述数据处理模块将通过各个所述FPGA处理得到的所述子数据包存储于对应的存储资源区，并进入数据汇总步骤。数据汇总步骤：各个所述子数据包处理完成后，所述数据处理模块将各个所述子数据包汇总成所述母数据包；所述FPGA计算资源策略包括有数据信息存储步骤、数据信息预判步骤，所述数据信息存储步骤包括所述数据处理模块获取并保存预设观察时间内的数据信息，所述预设观察时间分割成若干预设单位时间，所述数据信息包括有各个预设单位时间内对应的数据量大小、数据类型；所述数据信息预判步骤包括所述数据处理模块于分割步骤前获取预设周期时间前对应的预设单位时间的数据信息，并将获得的数据信息作为待分割母数据包的预判数据信息；所述数据分割策略包括有通过预判数据信息得到待分割母数据包的分割方式；所述子数据包时间错位策略包括有通过预判数据信息以及母数据包的分割方式得到各个子数据包的预判数据信息，通过各个子数据包的预判数据信息得到子数据包错位时间。作为本专利技术的进一步改进，数据分割策略包括预分割步骤、FPGA预判步骤以及分割步骤，所述预分割步骤根据FPGA数量、母数据包的大小、母数据包的类型确定基准分割数，FPGA预判步骤获取工作总量参数，所述工作总量参数反映FPGA计划的工作总量，所述分割步骤根据所述基准分割数以及工作总量参数调用对应的分割方式，并根据分割方式将所述母数据包分割成若干子数据包。作为本专利技术的进一步改进，还包括配置分割查询表，所述分割查询表存储有分割信息，所述分割信息包括分割方式以及与分割方式对应的基准分割数和工作总量参数，所述分割步骤中还包括从所述分割查询表中确定所述分割方式。作为本专利技术的进一步改进，所述子数据包时间错位策略包括数据错位确定步骤、FPGA错位确定步骤以及处理步骤，所述数据错位确定步骤包括获取数据格式信息，并根据所述数据格式信息确定数据错位时间，所述数据错位时间反映理想状态下两个子数据包错位处理的最小间隔时间，所述FPGA错位确定步骤包括根据工作总量参数生成FPGA错位时间，所述FPGA错位时间反映两个子数据包在该FPGA串行处理下的最小间隔时间；所述处理步骤包括以加权的方式计算所述数据错位时间以及FPGA错位时间以获得基准错位时间，并根据所述基准错位时间确定错位时间范围，并从所述错位时间范围中确定错位时间值作为子数据包错位时间。作为本专利技术的进一步改进，所述分区策略包括预分区步骤、工作总量预判步骤以及分区步骤，所述预分区步骤根据FPGA数量、存储资源模块大小确定分区数以及各存储资源区基准大小，工作总量预判步骤获取工作总量参数，所述工作总量参数反映FPGA计划的工作总量，所述分区步骤根据所述各存储资源区基准大小以及工作总量参数调用确定的分区方式，并根据分区方式对所述存储资源模块进行分区。作为本专利技术的进一步改进，还包括配置分区查询表，所述分区查询表存储有分区信息，所述分区信息包括分区方式以及与分区方式对应的分区数、各存储资源区基准大小和工作总量参数，所述分区步骤中还包括从所述分区查询表中确定所述分区方式。本专利技术的有益效果：通过多FPGA、多存储资源区以及若干子数据包从若干FPGA错位处理的设置，实现了并行处理。且通过FPGA计算资源策略能够预判母数据包的数据信息，作为对母数据包进行分割的依据，从而得到子数据包错位时间，使得子数据包错位时间不会设置的过长。并行处理以及FPGA计算资源策略的设计有利于降低5G通信测试仪表的数据处理时延，提高5G通信测试仪表的测试任务量，且通过5G通信测试仪表的这种数据高效处理设计架构，能够降低数据处理的设计成本。附图说明图1为本专利技术的流程图；图2为数据处理模块与存储资源模块的通信示意图。具体实施方式下面结合附图和实施例，对本专利技术进一步详细说明。参照图1、图2所示，本实施例的一种用于5G通信测试仪表测试数据的并行处理方法，提供数据处理模块以及存储资源模块，所述数据处理模块包括若干FPGA，所述数据处理模块配置有数据分割策略、子数据包时间错位策略以及FPGA计算资源策略，所述存储资源模块配置有分区策略，所述存储资源模块根据分区策略对存储资源模块进行分区得到若干存储资源区，所述存储资源区与所述FPGA一一对应。FPGA计算资源策略包括有数据信息存储步骤、数据信息预判步骤。数据信息存储步骤包括数据处理模块获取并保存预设观察时间内的数据信息，预设观察时间分割成若干预设单位时间，数据信息包括有各个预设单位时间内对应的数据量大小、数据类型，数据类型即数据格式。数据信息预判步骤包括数据处理模块于分割步骤前获取预设周期时间前对应的预设单位时间的数据信息，并将获得的数据信息作为待分割母数据包的预判数据信息。预设观察时间应当大于预设周期时间。分区策略包括预分区步骤、工作总量预判步骤本文档来自技高网...

【技术保护点】
1.一种用于5G通信测试仪表测试数据的并行处理方法，其特征在于：提供数据处理模块以及存储资源模块，所述数据处理模块包括若干FPGA，所述数据处理模块配置有数据分割策略、子数据包时间错位策略以及FPGA计算资源策略，所述存储资源模块配置有分区策略，所述存储资源模块根据分区策略对存储资源模块进行分区得到若干存储资源区，所述存储资源区与所述FPGA一一对应，该方法包括有：/n分割步骤：所述数据处理模块根据所述数据分割策略对母数据包进行分割得到若干子数据包，并进入获得时间错位步骤；/n获得时间错位步骤：所述数据处理模块根据所述子数据包时间错位策略得到子数据包错位时间，并进入数据处理步骤；/n数据处理步骤：所述数据处理模块将所述子数据包依次通过对应的所述FPGA进行处理，前后相邻处理的两个所述子数据包的处理起始时间间隔等于所述子数据包错位时间，所述数据处理模块将通过各个所述FPGA处理得到的所述子数据包存储于对应的存储资源区，并进入数据汇总步骤。/n数据汇总步骤：各个所述子数据包处理完成后，所述数据处理模块将各个所述子数据包汇总成所述母数据包；/n所述FPGA计算资源策略包括有数据信息存储步骤、数据信息预判步骤，所述数据信息存储步骤包括所述数据处理模块获取并保存预设观察时间内的数据信息，所述预设观察时间分割成若干预设单位时间，所述数据信息包括有各个预设单位时间内对应的数据量大小、数据类型；/n所述数据信息预判步骤包括所述数据处理模块于分割步骤前获取预设周期时间前对应的预设单位时间的数据信息，并将获得的数据信息作为待分割母数据包的预判数据信息；/n所述数据分割策略包括有通过预判数据信息得到待分割母数据包的分割方式；/n所述子数据包时间错位策略包括有通过预判数据信息以及母数据包的分割方式得到各个子数据包的预判数据信息，通过各个子数据包的预判数据信息得到子数据包错位时间。/n...

【技术特征摘要】
1.一种用于5G通信测试仪表测试数据的并行处理方法，其特征在于：提供数据处理模块以及存储资源模块，所述数据处理模块包括若干FPGA，所述数据处理模块配置有数据分割策略、子数据包时间错位策略以及FPGA计算资源策略，所述存储资源模块配置有分区策略，所述存储资源模块根据分区策略对存储资源模块进行分区得到若干存储资源区，所述存储资源区与所述FPGA一一对应，该方法包括有：
分割步骤：所述数据处理模块根据所述数据分割策略对母数据包进行分割得到若干子数据包，并进入获得时间错位步骤；
获得时间错位步骤：所述数据处理模块根据所述子数据包时间错位策略得到子数据包错位时间，并进入数据处理步骤；
数据处理步骤：所述数据处理模块将所述子数据包依次通过对应的所述FPGA进行处理，前后相邻处理的两个所述子数据包的处理起始时间间隔等于所述子数据包错位时间，所述数据处理模块将通过各个所述FPGA处理得到的所述子数据包存储于对应的存储资源区，并进入数据汇总步骤。
数据汇总步骤：各个所述子数据包处理完成后，所述数据处理模块将各个所述子数据包汇总成所述母数据包；
所述FPGA计算资源策略包括有数据信息存储步骤、数据信息预判步骤，所述数据信息存储步骤包括所述数据处理模块获取并保存预设观察时间内的数据信息，所述预设观察时间分割成若干预设单位时间，所述数据信息包括有各个预设单位时间内对应的数据量大小、数据类型；
所述数据信息预判步骤包括所述数据处理模块于分割步骤前获取预设周期时间前对应的预设单位时间的数据信息，并将获得的数据信息作为待分割母数据包的预判数据信息；
所述数据分割策略包括有通过预判数据信息得到待分割母数据包的分割方式；
所述子数据包时间错位策略包括有通过预判数据信息以及母数据包的分割方式得到各个子数据包的预判数据信息，通过各个子数据包的预判数据信息得到子数据包错位时间。


2.根据权利要求1所述的一种用于5G通信测试仪表测试数据的并行处理方法，其特征在于：数据分割策略包括预分割步骤、FPGA预判步骤以及分割步骤，所述预分割步骤根据FPGA数量、母数据包的大小、母数据包的类型确定基准分割数，FPGA预判步骤...

【专利技术属性】
技术研发人员：杨新杰，陈波，谢玲富，
申请(专利权)人：宁波艾欧迪互联科技有限公司，
类型：发明
国别省市：浙江;33