【技术实现步骤摘要】
【国外来华专利技术】写入电平仲裁者电路相关申请的交叉引用本申请案主张2018年2月17日申请的标题为“DDR5存储器装置(DDR5MemoryDevice)”的美国临时专利申请案62/631,760的优先权，本申请案出于所有目的并入有所述美国临时专利申请案的全部内容。
本公开的实施例大体上涉及半导体装置的领域。更具体地，本公开的实施例涉及存储器装置将信息反馈到主机装置以设置用于从主机装置写入到存储器装置的写入电平。
技术介绍
半导体装置(例如，存储器装置)通常接收写入操作并且发送反馈到主机装置以致使主机装置设置用于写入操作的恰当写入电平。半导体装置还利用时钟来执行功能。随着频率速度增加，将快时钟分割成多个相位以供快时钟的一部分的内部使用(例如，在动态随机存取存储器(DRAM)中)可为有帮助的。然而，通过将时钟分割成多个相位，可能未知哪个开始相位首先接收时钟的第一输入时钟以将反馈发送到主机装置。本公开的实施例可针对上文所阐述的一或多个问题。附图说明图1是说明根据本公开的实施例的从主机装置接收写入开始...
【技术保护点】
1.一种半导体装置，其包括：/n存储器，其包括存储元件群组；/n命令接口，其被配置成接收将数据写入到所述存储器的写入命令；/n数据选通引脚，其被配置成接收数据选通以辅助将所述数据写入到所述存储器；/n相位分割电路，其被配置成将所述数据选通分割成多个相位以供在将所述数据写入到所述存储器时使用；和/n仲裁者电路，其被配置成检测所述多个相位中的哪个相位捕获用于所述写入命令的写入开始信号。/n
【技术特征摘要】
【国外来华专利技术】20180217 US 62/631,760;20180731 US 16/051,2101.一种半导体装置，其包括：
存储器，其包括存储元件群组；
命令接口，其被配置成接收将数据写入到所述存储器的写入命令；
数据选通引脚，其被配置成接收数据选通以辅助将所述数据写入到所述存储器；
相位分割电路，其被配置成将所述数据选通分割成多个相位以供在将所述数据写入到所述存储器时使用；和
仲裁者电路，其被配置成检测所述多个相位中的哪个相位捕获用于所述写入命令的写入开始信号。
2.根据权利要求1所述的半导体装置，其中所述多个相位包括四个相位。
3.根据权利要求2所述的半导体装置，其中：
所述多个相位中的第一相位对应于所述数据选通的第一组脉冲的上升边沿；
所述多个相位中的第二相位对应于所述数据选通的所述第一组脉冲的下降边沿；
所述多个相位中的第三相位对应于所述数据选通的第二组脉冲的上升边沿，其中所述第二组脉冲中的每一脉冲在所述第一组脉冲中的两个脉冲之间发生；且
所述多个相位中的第四相位对应于所述数据选通的所述第二组脉冲的下降边沿。
4.根据权利要求1所述的半导体装置，其中所述仲裁者电路包括锁存器，所述锁存器被配置成：
在所述多个相位中的第一相位中接收脉冲的第一指示；和
在所述多个相位中的第二相位中接收脉冲的第二指示。
5.根据权利要求4所述的半导体装置，其中所述锁存器被配置成：
在所述仲裁者电路的重置之后，当所述第一相位中的所述脉冲在所述第二相位中的所述脉冲之前发生时输出第三指示；或
在所述仲裁者电路的所述重置之后，当所述第二相位中的所述脉冲在所述第一相位中的所述脉冲之前发生时输出第四指示。
6.根据权利要求5所述的半导体装置，其中所述锁存器被配置成：
当所述锁存器输出所述第三指示时抑止所述第四指示；和
当所述锁存器输出所述第四指示时抑止所述第三指示。
7.根据权利要求4所述的半导体装置，其包括第一触发器，所述第一触发器被配置成接收所述第一相位中的所述脉冲并且当接收到所述第一相位中的所述脉冲时输出所述第一指示。
8.根据权利要求7所述的半导体装置，其包括第二触发器，所述第二触发器被配置成接收所述第二相位中的所述脉冲并且当接收到所述第一相位中的所述脉冲时输出所述第二指示。
9.根据权利要求4所述的半导体装置，其包括：
第一捕获触发器，其被配置成使用所述第一相位捕获所述写入开始信号；和
第二捕获触发器，其被配置成使用所述第二相位捕获所述写入开始信号。
10.根据权利要求9所述的半导体装置，其包括：
第一抑制触发器，其被配置成至少部分地基于所述第一指示而抑止所述第一捕获触发器的输出或传递所述第一捕获触发器的输出；和
第二抑制触发器，其被配置成至少部分地基于所述第二指示而抑止所述第二捕获触发器的输出或传递所述第二捕获触发器的输出。
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