存储器装置并行化器制造方法及图纸

技术编号:24896460 阅读:21 留言:0更新日期:2020-07-14 18:21
存储器装置(10)和用于控制所述存储器装置(10)的方法包含所述存储器装置(10)的输入缓冲器(18),所述输入缓冲器(18)从所述存储器装置(10)外部接收输入数据并输出串行数据;串行移位寄存器(90),其移入所述串行数据并将所述串行数据作为并行数据以并行格式输出;并行寄存器(96),其从串行移位寄存器(90)接收所述并行数据并直接从所述输入缓冲器(18)接收缓冲数据,所述并行寄存器(96)将所述并行数据和所述缓冲数据传递到数据写入总线,以存储在所述存储器装置(10)的存储体中;串行到并行转换电路系统(92),其控制从所述串行移位寄存器(90)和所述输入缓冲器(18)加载所述并行寄存器(96),所述串行到并行转换电路系统(92)利用第一加载信号将所述缓冲数据加载到所述并行寄存器(96)中并利用第二加载信号将所述并行数据加载到所述并行寄存器(96)中。

【技术实现步骤摘要】
【国外来华专利技术】存储器装置并行化器
本公开的实施例总体上涉及半导体装置领域。更具体地,本公开的实施例涉及一种存储器装置并行化器(parallelizer),其获取输入的串行数据并将其转换为并行数据以存储在存储器装置的存储体中。
技术介绍
半导体装置(例如,存储器装置)利用数据信号、数据选通脉冲和/或其它信号的时序及相移来进行操作。针对存储器装置,可以在串行流中将写入数据选通到存储器装置中。本数据从串行流转换为并行位,以并行传递到存储体。本转换使用串行到并行转换电路系统完成。然而,由于使用了大量的触发器和时钟信号(负载较大),串行到并行转换电路系统可能消耗大量功率。本公开的实施例可以针对以上提出的一或多个问题。附图说明图1是示出了根据本公开的一个实施例的用于将串行数据转换为并行数据的并行化器中的具有门控电路系统的存储器装置的某些特征的简化框图;图2是包含图1的并行化器的电路系统的示意图,所述并行化器具有串行到并行转换电路系统、串行移位寄存器和并行寄存器;图3是根据一个实施例的图2的串行到并行转换电路系统的示意图;<本文档来自技高网...

【技术保护点】
1.一种存储器装置,其包括:/n多个存储体,其被配置成存储数据;/n输入缓冲器,其被配置成接收输入数据并输出串行数据;/n串行移位寄存器,其被配置成移入所述串行数据并将所述串行数据作为并行数据以并行格式输出;/n并行寄存器,其从所述串行移位寄存器接收所述并行数据并直接从所述输入缓冲器接收缓冲数据,其中所述并行寄存器被配置成将所述并行数据和所述缓冲数据传递到数据写入总线以存储在所述多个存储体中;和/n串行到并行转换电路系统,其控制从所述串行移位寄存器和所述输入缓冲器加载所述并行寄存器,其中所述串行到并行转换电路系统利用第一加载信号将所述缓冲数据加载到所述并行寄存器中并利用第二加载信号将所述并行数...

【技术特征摘要】
【国外来华专利技术】20180207 US 15/891,3561.一种存储器装置,其包括:
多个存储体,其被配置成存储数据;
输入缓冲器,其被配置成接收输入数据并输出串行数据;
串行移位寄存器,其被配置成移入所述串行数据并将所述串行数据作为并行数据以并行格式输出;
并行寄存器,其从所述串行移位寄存器接收所述并行数据并直接从所述输入缓冲器接收缓冲数据,其中所述并行寄存器被配置成将所述并行数据和所述缓冲数据传递到数据写入总线以存储在所述多个存储体中;和
串行到并行转换电路系统,其控制从所述串行移位寄存器和所述输入缓冲器加载所述并行寄存器,其中所述串行到并行转换电路系统利用第一加载信号将所述缓冲数据加载到所述并行寄存器中并利用第二加载信号将所述并行数据加载到所述并行寄存器中。


2.根据权利要求1所述的存储器装置,其中所述缓冲数据仅包括待被写入所述多个存储体的所述输入数据的最后一位。


3.根据权利要求1所述的存储器装置,其中所述并行寄存器包括寄存器锁存器的多个锁存器,所述寄存器锁存器至少部分地基于所述第二加载信号来锁存来自所述串行到并行转换电路系统的数据。


4.根据权利要求3所述的存储器装置,其中所述并行寄存器包括输入缓冲器锁存器,所述输入缓冲器锁存器锁存来自所述输入缓冲器的位而不移位到所述串行移位寄存器中,其中所述输入缓冲器锁存器至少部分地基于所述第一加载信号来锁存数据。


5.根据权利要求4所述的存储器装置,其中所述并行寄存器包括循环冗余校验CRC锁存器,所述CRC锁存器至少部分地基于CRC加载信号来锁存来自所述输入缓冲器的CRC位。


6.根据权利要求5所述的存储器装置,其中在已经传递所述位之后,从输入缓冲器传递所述CRC位。


7.根据权利要求1所述的存储器装置,其中所述串行到并行转换电路系统包括门控电路系统,所述门控电路系统使用多个使能信号来选择性地切断从所述输入缓冲器传递的所述数据,使其不能到达所述并行寄存器。


8.根据权利要求7所述的存储器装置,其包括第一时序链,所述第一时序链生成所述第二加载信号,其中所述第一时序链包括第一延迟,所述第一延迟通过所述门控电路系统设置了所述多个使能信号中的第一使能信号用于通过来自所述串行移位寄存器的位的宽度。


9.根据权利要求8所述的存储器装置,其包括第二时序链,所述第二时序链生成所述第一加载信号,其中所述第二时序链包括第二延迟,所述第二延迟通过所述门控电路系统设置了所述多个使能信号中的第二使能信号用于通过旁通所述串行移位寄存器的位的宽度。


10.根据权利要求9所述的存储器装置,其包括循环冗余校验CRC时序链,所述CRC时序链生成CRC加载信号,其中所述CRC时序链包括CRC延迟,所述CRC延迟通过所述门控电路系统设置了所述多个使能信号中的CRC使能信号用于通过旁通所述串行移位寄存器的CRC位的宽度。


11.一种存储器装置,其包括:
多个存储体,其被配置成存储数据;
输入缓冲器,其被配置成接收输入数据并输出串行数据;
串行移位寄存器,其被配置成移入所述串行数据并...

【专利技术属性】
技术研发人员:D·B·彭妮
申请(专利权)人:美光科技公司
类型:发明
国别省市:美国;US

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