【技术实现步骤摘要】
具有宽频率覆盖的PLL
本专利技术涉及PLL(锁相环)电路，该PLL电路使得内部震荡信号锁定至外部输入时钟信号。本公开具体地涉及具有宽频率覆盖的PLL电路。
技术介绍
大多数数字电子电路响应于时钟信号操作。在一些应用中，多个不同的集成电路(IC)均需要它们自己的时钟信号，而所有的时钟信号均从参考时钟中得出，并且所有的时钟信号与参考时钟具有相同的相位。用于完成这一点的一个方法是使用锁相环(PLL)电路，其接收参考时钟并且产生与该参考时钟同相的输出信号。在图1中示出了传统PLL电路100。PLL电路100包括相位频率检测器(PFD)102、电荷泵以及环路滤波器103、压控振荡器(VCO)105、分频器106以及后分频器107。具有一频率的参考时钟信号(Refclk)21被应用于相位频率检测器102的输出，该相位频率检测器102也接收来自分频器106的分频器信号45，PFD102产生指示参考信号21与分频器信号45之间的相位差的误差信号25。误差信号25被输入至电荷泵以及环路滤波器103。取决于参考时钟信号21的相位领先还...
【技术保护点】
1.一种锁相环(PLL)电路，包括：/n压控振荡器(VCO)，所述压控振荡器生成第二输出信号，所述第二输出信号的频率在与控制电压对应的预先确定的频率范围内变化；/n分频器，所述分频器用于接收反馈信号，所述反馈信号的频率与所述第二输出信号的频率成比例，并且所述分频器用于对所述反馈信号进行分频并且输出经分频的反馈信号；/n相位频率检测器(PFD)，所述相位频率检测器用于输出第一输出信号，所述第一输出信号对应于参考信号与所述经分频的反馈信号之间的相位差；/n电荷泵与环路滤波电路，用于接收所述第一输出信号并且将所述控制电压提供至所述VCO，以减少所述参考信号与所述经分频的反馈信号之...
【技术特征摘要】
20190104 US 16/240,7021.一种锁相环(PLL)电路，包括：
压控振荡器(VCO)，所述压控振荡器生成第二输出信号，所述第二输出信号的频率在与控制电压对应的预先确定的频率范围内变化；
分频器，所述分频器用于接收反馈信号，所述反馈信号的频率与所述第二输出信号的频率成比例，并且所述分频器用于对所述反馈信号进行分频并且输出经分频的反馈信号；
相位频率检测器(PFD)，所述相位频率检测器用于输出第一输出信号，所述第一输出信号对应于参考信号与所述经分频的反馈信号之间的相位差；
电荷泵与环路滤波电路，用于接收所述第一输出信号并且将所述控制电压提供至所述VCO，以减少所述参考信号与所述经分频的反馈信号之间的所述相位差；
1.5分频框，所述1.5分频框用于接收所述第二输出信号，并且输出第三输出信号，所述第三输出信号的频率是所述第二输出信号的所述频率除以1.5；
复用器，所述复用器用于选择所述第二输出信号以及所述第三输出信号中的一个；并且输出第四输出信号；
后分频器，所述后分频器用于接收所述第四输出信号并且由整数N对所述第四输出信号的频率进行分频。
2.根据权利要求1所述的PLL电路，其特征在于，所述反馈信号是由所述VCO生成的所述第二输出信号。
3.根据权利要求1所述的PLL电路，其特征在于，所述反馈信号是由所述复用器生成的所述第四输出信号。
4.根据权利要求1所述的PLL电路，其特征在于，所述整数N是2的幂。
5.根据权利要求1所述的PLL电路，其特征在于，所述VCO是LC谐振腔振荡器。
6.根据权利要求1所述的PLL电路，其特征在于，所述VCO是环形振荡器。
7.根据权利要求1所述的PLL电路，其特征在于，所述1.5分频框包括两个3分频上升沿触发框以及“或”门。
8.根据权利要求1所述的PLL电路，其特征在于，所述1.5分频框包括3分频上升沿触发框、3分频下降沿触发框以及“或”门。
9.根据权利要求7所述的PLL电路，其特征在于，所述3分频上升沿触发框包括两个D型触发器以及“或非”门。
10.根据权利要求7所述的PLL电路，其特征在于，所述1.5分频框进一步包括占空比校正(DCC)电路。
11.根据权利要求10所述的PLL电路，其特征在于，所述DCC电路包括粗略校准部分以及精确...
【专利技术属性】
技术研发人员：A·阿加，高翔，N·徐，
申请(专利权)人：默升科技集团有限公司，
类型：发明
国别省市：开曼群岛;KY
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