脉冲发生电路及半导体装置制造方法及图纸

本发明专利技术的课题之一是通过栅极驱动器的布局设计缩短显示装置的边框宽度。将两个栅极驱动器设置在像素部的左右侧。栅极线按每M行交替地连接于左右侧的栅极驱动器。两个栅极驱动器包括由单一导电型的晶体管构成的移位寄存器和多路分配器。移位寄存器包括级联连接的k个第一单元电路。多路分配器包括从第一单元电路输入信号且连接于M条栅极线的k个第二单元电路。第二单元电路从M条栅极线中选择一条或多条输出来自第一单元电路的输入信号的布线，并对所选的布线输出来自第一单元电路的信号。由于可以从1级的移位寄存器对M条栅极线输出栅极信号，因此可以缩短移位寄存器的宽度。

【技术实现步骤摘要】
脉冲发生电路及半导体装置本申请是分案申请，其母案申请号为201410136414.7，申请日是2014年4月4日，专利技术名称是“脉冲发生电路及半导体装置”。
本专利技术涉及一种半导体装置及其驱动方法等。本专利技术尤其涉及一种显示装置的电路。注意，在本说明书中，半导体装置是指包含半导体元件(晶体管、二极管等)的电路及具有该电路的装置。另外，半导体装置是指能够利用半导体特性而发挥作用的所有装置。例如，集成电路、具备集成电路的芯片、显示装置、发光装置、照明装置以及电子设备等都是半导体装置。
技术介绍
有源矩阵型的显示装置的屏幕由配置为阵列状的多个像素构成。像素由电路构成。设置在同一行的像素电路连接于该行的栅极线，设置在同一列的像素电路连接于该列的源极线。像素电路中设置有由输入到栅极线的栅极信号控制开启及关闭的开关。通过由栅极驱动器依次向垂直方向排列的栅极线供应脉冲信号，像素按行被选择。对应于像素信号的源极信号从源极线被输入到所选行的像素电路中。另外，作为实现有源矩阵型的显示装置的小型化、轻量化及窄边框化的一个方法，已知有栅极驱动器制造在与像素部相同的衬底上的方法。可以使用n沟道型或p沟道型的导电型的晶体管制造显示装置的像素电路。因此，为了减少制造工序数并降低制造成本而制造边框宽度窄的显示装置，优选不使用CMOS电路而使用单一导电型的晶体管制造栅极驱动器。栅极驱动器的主要电路为移位寄存器。例如，专利文献1及专利文献2公开了由单一导电型的晶体管构成的移位寄存器。专利文献1公开了将多路分配器(demultiplexer)连接于移位寄存器的输出端子的栅极驱动器。专利文献2公开了实现了部分切换屏幕的部分驱动的栅极驱动器。[专利文献1]日本专利申请公开2011-090761号公报[专利文献2]日本专利申请公开2011-209714号公报
技术实现思路
于是，本专利技术的一个方式的课题之一是提供一种具备从1级的移位寄存器的输出信号生成输出到多个布线的脉冲信号的功能且由单一导电型的晶体管构成的新颖的电路。另外，本专利技术的一个方式的课题之一是提供一种因栅极驱动器的布局设计而边框宽度窄的显示装置。另外，本专利技术的一个方式的课题之一是提供一种能够实现显示装置的部分驱动的新颖的栅极驱动器。注意，多个课题的记载不妨碍彼此的课题的存在。此外，本专利技术的一个方式并不一定必须实现所有上述课题。另外，从说明书、附图、权利要求书等的记载看来上述以外的课题是显然的，且这些课题也会成为本专利技术的一个方式的课题。本专利技术的一个方式是一种具有对多个布线依次输出脉冲信号的功能且由单一导电型的晶体管构成的脉冲发生电路，该脉冲产生电路包括：级联连接(CascadeConnection)的k(k是2以上的整数)级的第一单元电路；以及输入端子与一个第一单元电路连接且输出端子与M(M为2以上的整数)条布线连接的k个第二单元电路，其中第一单元电路生成第一信号，并将第一信号输出至下一级的第一单元电路，第一单元电路还生成第二信号，并将第二信号输出至上一级的第一单元电路，根据从上一级的第一单元电路输入的第一信号开始对第二单元电路输出第三信号，并根据从下一级的第一单元电路输入的第二信号停止对第二单元电路输出第三信号，并且第二单元电路从第三信号生成M个脉冲信号，并将M个脉冲信号输出至M条布线。在上述方式的脉冲发生电路中，第一单元电路也可以生成第四信号，并将第四信号输出至第二单元电路，第二单元电路也可以根据第四信号对M条布线输入固定电压。在上述方式的脉冲发生电路中，第二单元电路也可以生成如下M个脉冲信号：具有对应于M个控制信号的脉冲宽度的脉冲宽度。另外，通过将上述方式的脉冲发生电路用于生成栅极信号的栅极驱动器，可以提供显示装置。根据本专利技术的一个方式，能够提供一种具备从1级的移位寄存器的输出信号生成输出至多个布线的脉冲信号的功能且由单一导电型的晶体管构成的新颖的电路。另外，根据本专利技术的一个方式，能够提供一种因栅极驱动器的布局设计而边框宽度窄的显示装置。附图说明图1是示出液晶显示装置的结构的一个例子的框图；图2A和图2B是示出液晶面板的结构的一个例子的俯视图；图2C和图2D是示出像素电路的结构的一个例子的电路图；图3是示出栅极驱动器的结构的一个例子的框图；图4A是示出实施方式中的栅极驱动器的布线群及电路的配置例子的示意图；图4B是示出现有的栅极驱动器的布线群及电路的配置例子的示意图；图5是示出栅极驱动器(左侧)的结构的一个例子的框图；图6是示出栅极驱动器(右侧)的结构的一个例子的框图；图7是示出栅极驱动器的驱动方法的一个例子的时序图；图8A是示出单元电路(GSR)的结构的一个例子的电路图；图8B是示出单元电路(GSR)的结构的一个例子的框图；图9A是示出伪单元电路(dmyGSR)的结构的一个例子的电路图；图9B是示出伪单元电路(dmyGSR)的结构的一个例子的框图；图10A和图10B是示出单元电路(DEMUX)的结构的一个例子的框图；图10C和图10D是示出伪单元电路(dmyDEMUX)的结构的一个例子的框图；图11A是示出单元电路(BUF)的结构的一个例子的框图；图11B和图11C是示出单元电路(BUF)的结构的一个例子的电路图；图12是示出单元电路(GSR)的驱动方法的一个例子的时序图；图13是示出单元电路(GSR)的结构的一个例子的电路图；图14是示出单元电路(GSR)的结构的一个例子的电路图；图15A是示出单元电路(GSR)的结构的一个例子的电路图；图15B是示出单元电路(GSR)的结构的一个例子的框图；图16A是示出单元电路(GSR)的结构的一个例子的电路图；图16B是示出单元电路(GSR)的结构的一个例子的框图；图17是示出栅极驱动器(左侧)的结构的一个例子的框图；图18是示出栅极驱动器(右侧)的结构的一个例子的框图；图19是示出像素电路的结构的一个例子的俯视图；图20是示出LC面板(像素电路及驱动器)的结构的一个例子的截面图；图21A至图21C是示出LC面板的元件衬底的制造方法的一个例子的截面图；图22A至图22C是示出图21C之后的工序的一个例子的截面图；图23A至图23C是示出图22C之后的工序的一个例子的截面图；图24A至图24C是示出图23C之后的工序的一个例子的截面图；图25A至图25C是示出LC面板的对置衬底的制造方法的一个例子的截面图；图26A至图26C是示出像素电路的结构的一个例子的截面图；图27A至图27C是示出电子设备的一个例子的图；图28A至图28C是示出电子设备的一个例子的图。本专利技术的选择图为图3。具体实施方式以下参照附图对本专利技术的实施方式进行详细说明。注意，本专利技术不局限于以下说明，所属
的普通技术人员可以很容易地理解一个事实本文档来自技高网...

【技术保护点】
1.一种栅极驱动器，包括多个单元电路，每个单元电路包括：/n第一晶体管；/n第二晶体管；/n多个第三晶体管；/n多个第四晶体管；/n多个第五晶体管；/n第六晶体管；以及/n第七晶体管，/n其中，所述第一晶体管的源极和漏极中的一个电连接到所述第二晶体管的源极和漏极中的一个，/n所述多个第三晶体管中的一个晶体管的源极和漏极中的一个电连接到所述多个第四晶体管中的一个晶体管的源极和漏极中的一个，/n所述多个第五晶体管中的一个晶体管的源极和漏极中的一个电连接到所述多个第三晶体管中的所述一个晶体管的栅极，/n所述第一晶体管的源极和漏极中的所述一个电连接到所述多个第五晶体管中的每个晶体管的源极和漏极中的另一个，/n所述第二晶体管的栅极电连接到所述多个第四晶体管的栅极，/n所述第六晶体管的源极和漏极中的一个电连接到所述第七晶体管的源极和漏极中的一个，/n所述第六晶体管的源极和漏极中的所述一个电连接到所述第二晶体管的栅极，/n将第一电源电压提供给所述第一晶体管的源极和漏极中的另一个、所述多个第五晶体管的栅极、以及所述第六晶体管的源极和漏极中的另一个，/n将第二电源电压提供给所述第二晶体管的源极和漏极中的另一个、所述多个第四晶体管中的每个晶体管的源极和漏极中的另一个、以及所述第七晶体管的源极和漏极中的另一个，/n将来自前一单元电路的设置信号输入到所述第一晶体管的栅极和所述第七晶体管的栅极，/n并且，将来自下一单元电路的复位信号输入到所述第六晶体管的栅极。/n...

【技术特征摘要】
20130404 JP 2013-0782021.一种栅极驱动器，包括多个单元电路，每个单元电路包括：
第一晶体管；
第二晶体管；
多个第三晶体管；
多个第四晶体管；
多个第五晶体管；
第六晶体管；以及
第七晶体管，
其中，所述第一晶体管的源极和漏极中的一个电连接到所述第二晶体管的源极和漏极中的一个，
所述多个第三晶体管中的一个晶体管的源极和漏极中的一个电连接到所述多个第四晶体管中的一个晶体管的源极和漏极中的一个，
所述多个第五晶体管中的一个晶体管的源极和漏极中的一个电连接到所述多个第三晶体管中的所述一个晶体管的栅极，
所述第一晶体管的源极和漏极中的所述一个电连接到所述多个第五晶体管中的每个晶体管的源极和漏极中的另一个，
所述第二晶体管的栅极电连接到所述多个第四晶体管的栅极，
所述第六晶体管的源极和漏极中的一个电连接到所述第七晶体管的源极和漏极中的一个，
所述第六晶体管的源极和漏极中的所述一个电连接到所述第二晶体管的栅极，
将第一电源电压提供给所述第一晶体管的源极和漏极中的另一个、所述多个第五晶体管的栅极、以及所述第六晶体管的源极和漏极中的另一个，
将第二电源电压提供给所述第二晶体管的源极和漏极中的另一个、所述多个第四晶体管中的每个晶体管的源极和漏极中的另一个、以及所述第七晶体管的源极和漏极中的另一个，
将来...

【专利技术属性】
技术研发人员：三宅博之，丰高耕平，
申请(专利权)人：株式会社半导体能源研究所，
类型：发明
国别省市：日本;JP