一种压应变PMOS器件制造技术

本发明专利技术涉及一种压应变PMOS器件，包括：Si衬底(101)、Ge外延层(102)、Ge沟道层(103)、栅极(104)、SiGe层(105)、源区(106)、漏区(107)、源极(108)、漏极(109)和介质层(110)；其中，所述Ge外延层(102)和所述Ge沟道层(103)依次设置于所述Si衬底(101)上；所述栅极(104)设置于所述Ge沟道层(103)表面中间位置处；所述SiGe层(105)设置于所述Ge沟道层(103)表面且位于所述栅极(104)外侧。本发明专利技术提供的压应变PMOS器件其载流子迁移率显著高于传统PMOS器件载流子迁移率，器件工作速度高、频率特性好。

【技术实现步骤摘要】
一种压应变PMOS器件
本专利技术属半导体集成电路
，特别涉及一种压应变PMOS器件。
技术介绍
PMOS的工作原理与NMOS相类似。因为PMOS是N型硅衬底、P型沟道，其中的多数载流子是空穴，少数载流子是电子，源漏区的掺杂类型是P型，PMOS及其构成的CMOS是集成电路必不可少器件。随着集成电路尺寸越来越小，器件的尺寸越来越接近其物理极限。因此，在这种情况下，必须研究新材料，新器件。从而提高器件的工作速度。而器件的工作速度取决于其驱动电流，在相同电压下要使得驱动电流增加，就要增加载流子的迁移速度，从而提高器件的性能。因此，必须采取一种新的沟道材料作为PMOS器件沟道，提升其迁移率，从而提升集成电路的速度，减小电路面积。
技术实现思路
为了提高PMOS器件的性能，本专利技术提供了一种压应变PMOS器件；本专利技术要解决的技术问题通过以下技术方案实现：本专利技术的实施例提供了一种压应变PMOS器件，包括：Si衬底101、Ge外延层102、Ge沟道层103、栅极104、SiGe层105、源区106、漏区107、源极108、漏极109和介质层110；其中，所述Ge外延层102和所述Ge沟道层103依次设置于所述Si衬底101上；所述栅极104设置于所述Ge沟道层103表面中间位置处；所述SiGe层105设置于所述Ge沟道层103表面且位于所述栅极104外侧；所述源区106和所述漏区107分别设置于所述SiGe层105外侧的所述Ge沟道层103内；所述源极108设置于所述源区106上；所述漏极109设置于和所述漏区107上；所述介质层110设置于所述Ge沟道层103、所述SiGe层105、所述源区106、所述漏区107和所述栅极104上。在本专利技术的一个实施例中，所述Si衬底101为N型Si衬底，厚度为2μm。在本专利技术的一个实施例中，所述Ge外延层102的厚度为460nm。在本专利技术的一个实施例中，所述Ge沟道层103为N型Ge沟道层，掺杂浓度为3×1016cm-3，厚度为910nm。在本专利技术的一个实施例中，所述栅极104包括栅介质层和栅接触层；其中，所述栅介质层的材料为HfO2，厚度为10nm；所述栅接触层的材料为Al-Cu，厚度为20nm。在本专利技术的一个实施例中，所述SiGe层105的厚度为10nm。在本专利技术的一个实施例中，所述源极108和漏极109的厚度为45nm。与现有技术相比，本专利技术具有以下有益效果：本专利技术提供的压应变PMOS器件，通过引入埋SiGe层结构，在Ge沟道层引入了应力，实现直接带隙Ge沟道材料，从而提高了Ge沟道层的载流子迁移率；相对于传统PMOS器件，其载流子迁移率有了很大提升，提高了PMOS器件的电流驱动与频率特性。附图说明为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术实施例提供的一种压应变PMOS器件结构示意图。具体实施方式下面结合具体实施例对本专利技术做进一步详细的描述，但本专利技术的实施方式不限于此。实施例一请参见图1，图1为本专利技术实施例提供的一种压应变PMOS器件结构示意图，包括：Si衬底101、Ge外延层102、Ge沟道层103、栅极104、SiGe层105、源区106、漏区107、源极108、漏极109和介质层110；其中，所述Ge外延层102和所述Ge沟道层103依次设置于所述Si衬底101上；所述栅极104设置于所述Ge沟道层103表面中间位置处；所述SiGe层105设置于所述Ge沟道层103表面且位于所述栅极104外侧；所述源区106和所述漏区107分别设置于所述SiGe层105外侧的所述Ge沟道层103内；所述源极108设置于所述源区106上；所述漏极109设置于和所述漏区107上；所述介质层110设置于所述Ge沟道层103、所述SiGe层105、所述源区106、所述漏区107和所述栅极104上。优选地，所述Si衬底101为N型Si衬底，厚度为2μm。优选地，所述Ge外延层102的厚度为460nm。优选地，所述Ge沟道层103为N型Ge沟道层，掺杂浓度为3×1016cm-3，厚度为910nm。优选地，所述栅极104包括栅介质层和栅接触层；其中，所述栅介质层的材料为HfO2，厚度为10nm；所述栅接触层的材料为Al-Cu，厚度为20nm。优选地，述SiGe层105的厚度为10nm。优选地，所述源极108和漏极109的厚度为45nm。本实施例提供的压应变PMOS器件，通过引入埋SiGe层结构，在Ge沟道层引入了应力，实现直接带隙Ge沟道材料，从而提高了Ge沟道层的载流子迁移率；相对于传统PMOS器件，其载流子迁移率有了很大提升，提高了PMOS器件的电流驱动与频率特性。以上内容是结合具体的优选实施方式对本专利技术所作的进一步详细说明，不能认定本专利技术的具体实施只局限于这些说明。对于本专利技术所属
的普通技术人员来说，在不脱离本专利技术构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本专利技术的保护范围。本文档来自技高网...

【技术保护点】
1.一种压应变PMOS器件，其特征在于，包括：Si衬底(101)、Ge外延层(102)、Ge沟道层(103)、栅极(104)、SiGe层(105)、源区(106)、漏区(107)、源极(108)、漏极(109)和介质层(110)；其中，/n所述Ge外延层(102)和所述Ge沟道层(103)依次设置于所述Si衬底(101)上；所述栅极(104)设置于所述Ge沟道层(103)表面中间位置处；所述SiGe层(105)设置于所述Ge沟道层(103)表面且位于所述栅极(104)外侧；所述源区(106)和所述漏区(107)分别设置于所述SiGe层(105)外侧的所述Ge沟道层(103)内；所述源极(108)设置于所述源区(106)上；所述漏极(109)设置于和所述漏区(107)上；所述介质层(110)设置于所述Ge沟道层(103)、所述SiGe层(105)、所述源区(106)、所述漏区(107)和所述栅极(104)上。/n

【技术特征摘要】
1.一种压应变PMOS器件，其特征在于，包括：Si衬底(101)、Ge外延层(102)、Ge沟道层(103)、栅极(104)、SiGe层(105)、源区(106)、漏区(107)、源极(108)、漏极(109)和介质层(110)；其中，
所述Ge外延层(102)和所述Ge沟道层(103)依次设置于所述Si衬底(101)上；所述栅极(104)设置于所述Ge沟道层(103)表面中间位置处；所述SiGe层(105)设置于所述Ge沟道层(103)表面且位于所述栅极(104)外侧；所述源区(106)和所述漏区(107)分别设置于所述SiGe层(105)外侧的所述Ge沟道层(103)内；所述源极(108)设置于所述源区(106)上；所述漏极(109)设置于和所述漏区(107)上；所述介质层(110)设置于所述Ge沟道层(103)、所述SiGe层(105)、所述源区(106)、所述漏区(107)和所述栅极(104)上。

【专利技术属性】
技术研发人员：刘奕晨，
申请(专利权)人：西安科锐盛创新科技有限公司，
类型：发明
国别省市：陕西;61